JPH0480968A - 絶縁ゲイト型電界効果半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業の利用分野」 本発明は、半導体集積回路、特に１６Ｍ〜１６Ｇビット
レベルの超高密度化された集積回路（ＵＬＳ　Ｉという
）の絶縁ゲイト型電界効果半導体装置を提供することに
関する。

本発明は、半導体装置、特にマイクロチャネル型を有す
るＭＩＳ型（絶縁ゲイト型）電界効果半導体装置（以下
チャネル長か１μｍ以下の０．０３〜１μｍであるため
μチャネルＭＩＳ　ＦＥＴという）およびそれに例えば
キャパシタを連結した半導体装置を提案するにある。

本発明は、半導体基板の表面に凸状の領域を異方性エツ
チングを行うことによって設け、この単結晶の凸状の領
域の側面にチャネルを形成する縦チャネル型のＭＩＳ　
ＦＥＴに関する 「従来技術」 従来、ＭＩＳ　ＰＥＴまたはそれに直列に連結したキャ
パシタの構造は第１図に示される如く、フィルド絶縁物
（２）が選択的に設けられた半導体基板（１）の−表面
上に、ゲイト絶縁物（２）、ゲイト電極（１８）および
ソースまたはドレイン（１４）に相対して実効的にドレ
インまたはソースでありかつキャパシタの下側電極を構
成するドレインまたはソース（２１）を設け、さらにキ
ャパシタ用絶縁物（２２）、対抗電極（２３）を設けて
いた。

従来、ＭＩＳ　ＦＥＴは半導体基板上面に平行に横方向
にチャネル形成領域を有し、ゲイト電極の両端下に対称
形に必ず一対のソース、ドレイン（１４）およびドレイ
ンまたはソース（２１）を半導体基板に同一平面を構成
して形成していた。さらにＩＴｒ／Ｃｅ１ｌ（１つのＭ
ＩＳ　ＦＥＴと１つのキャパシタを直列に連結して１ビ
ツトを構成するメモリとする）場合、このゲイト電極（
１８）はゲイト絶縁物（２）の上のみならす、キャパシ
タの対抗電極（２３）の上面にまで渡って設けていた。

これはゲイト電極（１８）の一端上にソースまたはトレ
イン（１４）の一端を、ドレインまたはソース（２１）
の一端をゲイト電極のみかけ上の他端とした自己整合性
を有して設けている。そしてゲイト電極の他端（１８“
′）はチャネル領域（６）より大きく作ってマスク合わ
せ精度のバラツキを補償するようにしたポリ■（多結晶
珪素の被膜を（２３）、　（１８）に使用したプロセス
）である。しかしかかる場合においても、チャネル長を
１μ以下にすることはフォトエツチングのプロセス上の
制約により不可能であり、特に（工８）の段差部におけ
る凹凸のため、チャネル長を短くすることはパターンの
段切れ等が発生し不可能であった。本発明はこの段差を
逆に積極的に利用してＭＩＳ　ＦＥＴのゲイト電極を設
け、かつこのゲイト電極は凸状を構成するキャパシタの
対抗電極上方にまでわたらせずに形成させていることを
特徴とする。

「本発明の目的」 本発明は、このゲイト電極下のチャネル形成領域は縦方
向に電流か流れるようにし、そのチャネル長は０．０３
〜１μｍときわめて小さくするとともに、１つのＭＩＳ
　ＦＥＴの大きさは１μｍロ〜１０μロ程度にまで小さ
くすることにより１６Ｍ〜１６Ｇビットまで作り得るＵ
ＬＳ　Ｉ用の素子構造を提供することにある。さらにこ
のＭＩＳ　ＦＥＴは複合化してインハタ構造、また他の
素子例えばキャパシタと連結したメモリセル構造を提供
することにある。

「発明の構成Ｊ 本発明はこのチャネル形成領域を縦方向、即ち縦チャネ
ル型とし、かつそのソース、ドレインはその後工程で電
極形成をしやすくするため、横方向に形成することによ
り、非対称のＭｉｓ　ＦＥＴを提供することにある。即
ち半導体基板の一主面に凸状の単結晶半導体の領域を設
け、その上部はＭ　Ｉ　５ＦＥＴの一方のソースまたは
ドレインをＬＤＤ（不純物濃度か比較的低いドレイン即
ちライト・ドープド・ドレイン）として構成せしめ、さ
らにこの凸状領域の側部は縦チャネル形成領域とせしめ
、その半導体基板の底部はＬＤＤ構成のトレインまたは
ソースとし、これらソースまたはドレインおよびトレイ
ンまたはソースは不純物濃度を３ＸＩＯ”〜５Ｘ　１０
”　ｃｍ−３と低濃度にしてドレイン耐圧を向上せしめ
る、即ちＬＤＤとするとともに、凸状領域のコーナ部に
は矩形または三角形のゲイト電極を設けたものである。

ゲイト電極の上横部はソースまたはドレインと概略一致
し、ソースまたはドレインの端部と一致またはソースま
たはドレイン側に少し大きく設けられ、かつその上の第
２の不純物領域より下側に位置して、ゲイト電極かオフ
セット構造とすることを防き、かつ製造に余裕（マージ
ン）を与えている。′ またソースまたはトレインおよびドレインまたはソース
は、高不純物濃度の第２の不純物領域および第１の不純
物領域を外部の電極とオーム接触をしやすくするため、
横面を有して設けている。

そしてこの第１の領域を介して電気的に導体、絶縁体、
導体を積層したキャパシタを直列してクスタツクド型（
積層型のキャパシタ）を設けたことを特徴としている。

このため本発明の半導体装置は、ＵＬＳＩを構成させる
ための高密度化を従来の横型ＭＩＳ　ＦＥＴの基板に占
める面積をスケ−リンク゛により縮めるのではなく、高
さ方向に積極的に設けることにより成就させることを目
的としている。

以下に図面に従って本発明の実施例を記す。

「実施例１」 この実施例は第２図にその製造工程を示すか、縦チャネ
ル型のＮチャネル型ＭＩＳ　ＦＥＴを半導体基板の凸状
の領域を用いて２つを対として設けたものである。

半導体基板例えばシリコン単結晶半導体（１００）。

Ｐ型１０〜５００Ωｃｍを選んだ。この単結晶基板に対
し、第１のフォトマスク■を用いて、凸状の領域（３５
）を形成した。その作製にはシリコン単結晶基板の異方
性エツチングをフォトレジスト（３２）をマスクとして
形成すればよい。このコーナ部は基板上面に対し９０°
にきわめて鋭く縦面を出すことか重要である。この凸部
の高さは０．５〜４μｍ例えば１．５μｍとした。

酸化性気体に対してマスク作用のある窒化珪素（３３）
を約０．１μｍの厚さに形成した。この酸化性気体に対
しマスク作用のある被膜は、酸化珪素、多結晶珪素と窒
化珪素との多層膜でもよい。その後第２図（Ａ）に示さ
れる如く、選択酸化法を用いるため第２のフォトマスク
（■）により窒化珪素を一部除去して第２図（Ａ）を構
成させた。

そしてこの除去をした領域にチャネルカット形成用のＰ
型不純物をドープした後、フィールド絶縁物（３）を０
．５〜２μｍの厚さに埋置させて形成した。

第２図（Ｂ）に示す如く、この窒化珪素膜（３３）を除
去して凸状領域（３５）を有する半導体基板（１）上に
ゲイト絶縁膜を構成するための被膜（２）を形成した。

垂直方向より３Ｘ１０１６〜５　Ｘ１０１８ｃｍ−”と
比較的低濃度であってかつ３０００λ〜１μｍ、例えは
５０００人の深さにＡｓまたはリンをイオン注入法によ
りドープし、半導体基板（１）の表面の底部および凸状
の領域（３５）の上部にＮ型のドレインまたはソース（
５）、　（５′）およびソースまたはドレイン（４）を
ＬＤＤ（ライト・ドープ・ドレイン）として構成させる
ためのものである。

チャネル形成領域（６）、　（６°）を凸状の領域の側
面に形成し、そこでのスレッシュホールド電圧の制御の
ため横または斜め方向からのイオン注入（３８）。

（３８’　）をホウ素によりドープした。

これらのイオン注入により単に基板のみならず絶縁膜（
３３）も損傷を受けるため、これら全体をアニールして
半導体基板（１）、凸状の領域（３５）を単結晶化した
。

この酸化珪素膜（２）を除去して他の絶縁膜、例えば他
の酸化珪素、窒化珪素、酸化タンタルまたはこれらの複
合膜を１００〜５００人の厚さに形成しゲイト絶縁膜（
２）としてもよい。

次に第２図（Ｃ）に示す如く、このゲイト絶縁膜（２）
にソースまたはドレインとするための窓を第３のフォト
マスク（■）により形成した。その絶縁膜の表面を十分
清浄にした後、該基板上に減圧気相法化ＰＣＶＤ法）に
より一導電型の不純物、例えばＮ型の不純物（リン）カ
月〜ｌ０Ｘ１０”ｃＦ３の濃度にドープされたシリコン
半導体被膜（７）を０．５〜２．５μｍの厚さにゲイト
電極およびその他のリドを構成するために形成した。こ
の不純物のドブは成膜と同時ではなく、次の異方性エツ
チングをしてゲイトとなる部分（８）、　（８”　）を
残存させる工程と、この被膜（７）に行った後に拡散法
によりドープしてもよい。

この被膜（７）は不純物かドープされた珪素ではなく、
金属または金属間化合物であってもよい。

さらにＰ゛またはＮ”型の半導体と金属または金属化合
物特にＭｏ、Ｗまたはその珪化物Ｑ（ｏＳｉ２９ｗｓｉ
２）との多層膜であってもよい。

この被膜（７）をＷＳ　Ｉ　２１λ（ｏＳｉ２等と珪素
とタングステン、モリブデンの化合物または混合物とす
る場合には、それらの被膜をＬＰＣｖＤ、電子ビーム蒸
着又は反応性スパッタ法にて、０．３〜１．５μｍ特に
０．５〜０．７μｍ形成すれはよい。

かくして第２図（Ｃ）を得た。

次に第２図（Ｄ）に示される如く、この上面に被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）（■）で選択的にコーティング
し、その後に異方性エツチングを行った。このエツチン
グに関して、従来より用いられた溶液を用いる等方性エ
ツチング方法ではなく、サイドエッチおよびテーパエッ
チのきわめて少ないまたはまったくない異方性エツチン
グ方法を用いることが重要である。具体的には２．４５
ＧＨ２を用いたマイクロ波によって、エツチング用反応
性気体、例えばフッ化窒素（ＮＦ３）、弗化炭素（ＣＦ
４）を化学的に活性化し、さらにその真空度を０．１〜
０．００ｔｏｒｒ特に０．００５〜０．０１ｔｏｒｒの
真空度の雰囲気でプラズマ化したフッ素シャワーを基板
の上面より垂直方向に流し、かつ基板にバイアスを加え
、低温エツチングとしてサイドエッチを皆無にすへく努
めた。

その結果、被膜（７）のうちフォトレジストの形成され
ていない平面部か完全に除去される時、凸状の領域（３
）のコーナ部である側面部の被膜（８）。

（８′）は、側周辺に縦型の矩形またほぼは三角形状の
ゲイト電極（１８）、　（１８’　）として残存させる
ことかてきた。さらにトレインまたはソース用の第１の
不純物領域（第２図（Ｄ）の（１５）に対応）コンタク
）（１１）とそのリード（１２）は、この実施例ではＮ
゛型にて電極リードとして残存させることができた。

ゲイト電極（１８）、　（１８’　）は凸状の領域（３
５）の上面にわたって存在しておらす、その巾もフォト
リソグラフィーで決められる巾ではなく、被膜（７）の
側面の厚さと異方性エツチングの程度とにより決めるこ
とかできる。

この矩形または三角形状のゲイト電極の上端部（４８）
はソースまたはトレインの端部（４４）と概略−致、即
ち同一程度または上方に位置し、かつ後工程で形成され
る第２の不純物領域（１４）の端部（４５）より外れて
位置することか好ましい。この（４４）と（４５）との
巾か製造における余裕（マージン）としてきわめて重要
である。

Ｍｉｓ　ＦＥＴとしてのチャネル長は、ソースまたはド
レイン（４）の端部（４４）と凸状領域（３５）の高さ
の差で決めることかできる。このゲイト電極（１８）。

（１８’　）の高さに対する余裕としてＬＤＤのソース
、ドレイン（４）を有しており、異方性エッチを多少し
すぎても、ゲイト電極かオフセット状態にならないとい
う特徴を有する。この矩形またはほぼ三角形状のゲイト
電極（１８）、　（１８°）は、その下端での巾か０．
０５〜１．５　μｍ代表的には０．２〜１．０　μｍを
有し、さらにチャネル形成領域（６）、　（６°）の側
方向でこの領域を覆ってその高さを０．２〜２．５μｍ
代表的には０．３〜０．８μｍとしている。特にこの高
さは、被膜（７）の膜厚とプラズマエツチングによるそ
のエツチング時間、強度の関数であるか、電子ビーム露
光のような高度の技術を用いることなく、チャネル長と
して０．０５〜１．０μｍのごく短チャネル（以下マイ
クロチャネルという）にして設けることかできた。

第２図（Ｄ）において、矩形またはほぼ三角形状のゲイ
ト電極（１８）、　（１８’　）は、下端部の巾か０．
１〜１μｍという細さであるか、その層は設計の必要に
応じてフィールド絶縁物上にリードとして延在させて、
そのリードの巾を１〜１０μｍと巾広に設け、同一基板
に設けられた他のλ（Ｉｓ　ＦＥＴの電極リドと連結し
たり、または他のキャパシタ、抵抗等と電気的に連結し
てもよいことはいうまでもない。

次に第２図（Ｄ）に示される如く、イオン注入法により
ソースまたはドレイン（４）およびドレインまたはソー
ス（５）、　（５°）よりも高濃度であって、オームコ
ンタクトを電極で行わしめるため、Ｎ型の不純物である
砒素を３０〜１５０ＫｅＶの加速電圧にて注入し、ｌ　
Ｘ　１０’　９〜１　ｘ　１０２’ｃｍ−３程度の不純
物濃度で第１の不純物領域（１５）、　（１５’　）を
その端部（４７）を矩形または三角形状のゲイト電極（
１８）、　（１８°）の下端部（４６）の位置と概略一
致させて、基板底部に形成させた。加えて凸状の領域（
３５）上部のＮ型のトレインまたはソース（４）の上部
にも同時に第２の不純物領域（１４）として形成し、こ
れを他の電極とオーム接触させやすくした。

すると、この第１および第２の不純物領域（１５）。

（１５°）および（１４）は、イオン注入後の熱処理に
よる再拡散によりチャネル長かバラツクことをＬＤＤ用
のソースまたはトレイン（４）およびドレインまたはソ
ース（５）、　（５°）の存在により防ぐことかできる
。特に第１の不純物領域（１５）、　（１５°）の横方
向への拡散は、ゲイト電極（１８）、　（１８”）の下
端部の巾か余裕（マージン）としてセルファライン的に
有せしめることができる。

また、電極リード（１１）、　（１２）とドレインまた
はソース（１５）として作用する第１の不純物領域とを
連結し、また他の第１の不純物領域（１５’）と他の電
極リード（１９）とをオーム接触させるため、電極（１
３）下にはそれより高濃度不純物領域（１５）、　（１
５’　）を有し、これらにドレインまたはソース（１４
）用のコンタクトを形成させている。

かくして縦チャネル型であり、ソース、ドレインはＬＤ
Ｄ構造としつつ、凸状領域の上方および基板底面の横表
面を外部とのコンタクト用にし、かつ縦チャネル型のい
わゆる縦横型のＭＩＳ　ＦＥＴとすることができた。そ
のため、ソース、トレインに対する電極（コンタクト）
の形成かしやすくなって、かつチャネル長を０．１〜１
μｍと小さく、精密にその長さをＬＤＤ構造を用いるこ
とにより制御製造か可能となった。

以上の実施例より明らかなごとく、本発明は、縦型の矩
形またはほぼ三角形状のゲイト電極（１８）。

（１８°）を凸状の領域に隣接して機械強度を大としつ
つもチャネル形成領域（６）、　（６’　）に隣接する
ソース（４）、ドレイン（５）、　（５°）はＬＤＤと
した縦チャネル型ＭＩＳ　ＦＥＴを得ることかできた。

さらにこのゲイト電極（１８）、　（１８’　）の厚さ
か大きいため、ジオメトリカルには強度的に弱くなり、
またＵＬＳ　Ｉでの固有の欠点の凹凸か激しくなりゃす
いため、それを電気的には絶縁膜（１７）にてアイソレ
イションにし、さらに力学的には凸状の領域によりかか
らせることにより補強させることかできたことを特徴と
している。

第２図（Ｄ）において明らかなごとく、ソースまたはド
レイン（４）、ドレインまたはソース（５）、　（５’
　）をチャネル形成領域（６）、　（６°）にて離間し
、このチャネル形成領域の側面のゲイト絶縁膜（２）の
側面にゲイト電極（１８）、　（１８°）を作ることに
より、精密に制御されたチャネル長を有し、かつトラン
ジスタの基板全体をしめた面積を小さくする縦横型マイ
クロチャネル（μチャネル）型のＭＩＳ　ＦＥＴを作る
ことかできる。

さらにこのリード（１９）、　（１２）に直角方向のリ
ードを層間絶縁物をＰＩＱ等のポリイミド系の絶縁物で
形成した後、その上面の金属をフォトリソグラフィーに
より選択除去をして多層配線を形成させることができる
。

第２図（Ｅ）は第２図（Ｄ）の縦断面図のＭｉｓ　ＰＥ
Ｔ（１０）、　（１０’　）をその番号を対応させ記号
化したλ（ＯＳＦＥＴを記したものである。

本発明の実施例は、導電型は基板をＰ−型、チャネル領
域（１２）をＰ型、ソースまたはドレイン（４）。

ドレインまたはソース（５）、　（５°）をＮ型低濃度
領域とし、さらに（１４）、　（１５）、　（１５”°
）をＮ”型の高濃度領域とした。また、ゲイト電極（１
８）、　（１８°°）は凸状の領域のそれぞれの側面を
利用した一対を構成したいわゆる２つのμλ（ＩＳ　Ｆ
ＥＴである。

また、チャネル形成領域にＰ型、第１のＭＩＳ　ＦＥＴ
（１０）をロード、第２のλ（Ｉｓ　ＦＥＴ（１０°）
をドライバとしてその出力を（１４）より取り出すイン
バータ構造としてもよい。その時ロード（１０）はデイ
プレッション型のＭＩＳ　ＦＥＴとし、ドライバ（１０
°）はエンヘンスメント型としてもよい。

第１図は基板に２つのＭＩＳ　ＦＥＴを形成させたもの
であるが、フィールド絶縁物により離間した他部に他の
Ｍｉｓ　ＦＥＴを同一基板に設けて、複数個のＭＩＳ　
ＦＥＴを作るいわゆるＬＳｌ、ＶＬＳＩにすることは本
発明をさらに助長させることかできる。

「実施例２ｊ 第３図（Ａ）は本発明を応用した他の実施例である。

第３図（Ａ）は実施例１を用いて２つのＭｉｓ　ＦＥＴ
（１０）、　（１０’　）と２つのキャパシタとをそれ
ぞれ直列に接合させ、ＩＴｒ／Ｃｅ１ｌを２つ対にして
設けたものである。即ち、凸状の領域（３５）にはチャ
ネル形成領域（６）、　（６”）を有し、その上部にソ
ースまたはトレイン（４）、高濃度の第２の不純物領域
（１４）を有する。またその半導体基板（１）の底部の
周辺部にはフィールド絶縁物（３）を設けて、第１の不
純物領域（１５）、　（１５°）とその外側にドレイン
またはソー；（５）、　（５°）、ゲイト電極（１８）
、　（１８°）、ゲイト絶縁Ｗ（２）、　（２”）とし
て２つのＭＩＳ　ＦＥＴ（１０）、　（１０”）を横方
した。このオーム接触をさせるＮ゛の第１の領域（１５
）、　（１５’　）に連結（１３）、　（１３°）して
キャパシタ（２０（２０”）の下側電極（２１）、　（
２Ｆ）、誘電体（２２）、　（２２’さらにその上に上
側電極（２３）、　（２３’　）を設け、こオ′により
キャパシタ（２０）、　（２０°）とした。

第３図（Ａ）において、（１４）はビット線であり、（
１８）、　（１８’　）をワード線としてＩＴｒ／Ｃｅ
１ｌを２個対苓なす構造とするメモリシステムの一部で
ある。力かる構造とすると、凸状の領域（３５）を２つ
のＭ　Ｉ　５ＦＥＴ　（１０）、　（１０’　）用に共
通させることかでき、又♂電体（２２）、　（２２’　
）はゲイト絶縁膜とは異なる高い♂電率の材料、例えば
酸化タンタル、酸化チタン、窒化珪素、チタン酸バリウ
ムまたはこれらの多層膜等を使用することかできるスタ
ックド型メモリセルの特徴を有する。この実施例におい
ては、ゲイト電極（１８）、　（１８’　）の外周辺か
その酸化物の層間絶縁物（］７）により絶縁されている
か、その厚さは０．１〜１．０μｍであり、第１の不純
物領域（１５）。

（１５°）とキャパシタ（２０）、　（２０°）の下側
電極（２１）。

（２］）との連結はタングステンの選択成長（１３）。

（１３）による電極（コンタクト）を形成した。このた
め下側電極（２１）、　（２１°）はタングステンシリ
サイドとした。

かくの如（本発明のＭＩＳ　ＦＥＴを用いた場合、第１
の不純物領域に連結してコンタクトを十分な面積の余裕
を持ちつつ得ることかできる。即ち、電極用の穴あけを
■で行う際のマスク合わせ精度中で第１の不純物領域（
１５）、　（１５′）を作れはよい。そしてこのコンタ
クト形成用領域とは無関係にかっＭＩＳ　ＦＥＴの基板
上からみた大きさを大きくするこさとなく、チャネル長
を精密に実施例１に示した如くに作ることかできた。

ポリイミド等の層間絶縁物を形成し、その上面に第３の
導電体配線（９）を形成してもよい。

そしてセルの面積をきわめて小さく高密度に形成するこ
とができた。この実施例に示されていない製造工程は実
施例１を用いた。

「実施例３ｊ この実施例は第３図（Ｂ）にその縦断面図か示されてい
る。

図面より明らかなごとく、半導体基板表面上に凸状に単
結晶の半導体（３５）を半導体基板表面に設け、その側
周辺と基板底部とのコーナ部にゲイト絶縁膜（２）、　
（２°）を設け、さらにゲイト電極（１８）。

（１８’）を一対をなして形成している。低不純物濃度
のＬＤＤ構造のドレインまたはソース（５）、　（５’
　）。

ソースまたはドレイン（４）をチャネル長（６）、　（
６°）を精密に制御するために設けている。この珪素の
如きゲイト電極の一部をマスクとして高濃度の第１の不
純物領域（１５）、　（１５’　）をセルファラインで
設け、かつ凸状領域の上部にも同時に第２の高不純物濃
度の領域（１４）を−ｒネオン注入法より設けた。

こうしてμチャネルへＩＩＳ　ＦＥＴ（１０）、　（１
０”）を２ケ対をなす構造に設けた。

次にこの第１の不純物領域（１５）、　（１５”）に設
けられているコンタクト開口（９）、　（９’　）が実
施例１と同様に設けられているため、これにより誘電体
の下側電極（２０）、　（２０“）を、例えばドープド
シリコンを０．１〜１μｍの厚さに形成させて設けた。

この上面にスパッタ法により酸化タンタル膜（２２）、
　（２２°）を１００〜５００人の厚さに形成した。こ
の後この面上に対抗電極（２３）、　（２３）’　）を
金属または半導体により設け、これをフォトエツチング
した後、キャパシタ（２０）、　（２０°）とした。

かくしてキャパシタ（２０）、　（２０’　）のその上
側の電極（２３）、　（２３′）と誘電体（２２）、　
（２２°）および下側の電極（２１）、　（２１’　）
をスタックド型メモリセルとして作ることかできた。加
えて、このキャパシタをフィールド絶縁膜（３）上また
は凸状領域（３５）およびゲイト電極（１８）、　（１
８”）上にわたって設けることかでき、セル面積の高密
度化をはかることができた。

第２の不純物領域（１４）にコンタクトを介して多層配
線（２４）を層間絶縁膜（１７）上にワード線として設
け、ゲイト電極（１８）、　（１８’　）をビット線と
して用いることによって、セルファライン的に縦チャネ
ル型、ソース、トレイン横配列型のＭＩＳ　ＦＥＴを対
をなして形成したことは、小型化、高密度化と信頼性の
向上にきわめて有効であった。

この実施例においても、実施例２と同様に、誘電体の材
料に酸化タンタル等の高誘電率の材料を使用でき、また
ビット線を領域（２４）、ワード線をゲイト電極（１８
）、　（１８°）と一対をなすＩＴｒ／’ｃｅｌｌのメ
モリシステムの一部として構成させることかできた。

以上の実施例２，３はすべてＩＴｒ／Ｃｅ１ｌのＤＲＡ
Ｍ（タイヤミックメモリ）を作ることを目的としている
。

しかし本発明のプロセスは、そのすべてにおいて同様に
、同一基板の他部に増巾またインバータ等のμチャネル
λ（Ｉｓ　ＦＥＴを同じ形状を有して形成することかで
きる。このためメモリシステムまたはロジックシステム
を作るにきわめて好都合であった。

またキャパシタの下側電極、上側電極及び第１の領域は
、すべて基板と同一主成分で形成されたシリコンファミ
リーとして信頼性を向上させてもよい。またこれらはＮ
チャネルＭＩＳ　ＦＥＴを集積化したものであるから、
凸状領域を同一基板に複数個有しており、その一部をＰ
チャネルＭＩＳ　ＦＥＴとして相補形（コンプリメンタ
リ型）集積回路とすることは有効である。

本発明において、ゲイト絶縁膜中に電気的にフローティ
ングの電極を設け、フローティンフゲイト型不揮発性メ
モリを構成させてもよい。

以上の３つの実施例において、第１の領域を構成する材
料また縦型の矩形またほぼは三角形状のゲイト電極（１
８）を構成する材料は、Ｐ＋またはＮ゛型の導電型を有
する不純物をトープした基板と同一主成分の材料例えば
珪素を中心として記した。

しかしそれらは珪素とＭｏ、Ｗとの混合物または化合物
（八ｆｏｓｉ２．ＷＳｉ２）であってもよく、また真性
、Ｐ゛型またはＮ＋型の半導体を多層構造にしても、ま
た珪素の如き半導体とλ１ｏ、毘白金またはその化合物
との多層構造を有せしめてもよいことはいうまでもない
。

本発明においては、半導体基板は単結晶珪素を主として
記した。しかしＧａＡｓ、　　ＩｎＰ等の化合物半導体
であっても、また多結晶、アモルファス、セミアモルフ
ァス半導体であってもよいことはいうまでもない。

またチャネル形成領域は表面拡散を用いるＭＩＳＰＰＴ
ではなくうめこみチャネル型としてもよい。

また多数キャリアを用いる方法であってもよい。

これらはゲイト絶縁股下のチャネル部の構造の制御方法
に基づく。

「効果」 以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間して横方向に配線した構造ではなく、ソースまた
はドレインは外部とのコンタクトがしやすく、上面が基
板上と同じ一平面を有し、かつチャネル縦型を有せしめ
ることによりマイクロチャネルとした。そしてかかるマ
イクロチャネルであっても、そのチャネル長は精密制御
かでき得るよう、それらにＬＤＤとしてのソースおよび
ドレインを形成し、イオン注入の濃度で制御した特徴を
有する。そして、ゲイト電極は凸状の第１の領域にその
側部かよりかかるようにして力学的に補強をした構造を
有して高信頼性化に努めた。チャネル形成領域のスレッ
シュホールド電圧は、斜めまたは横方向より半導体上部
にホウ素等の不純物をドープして設けられた構造を有し
、その構造的な特徴、さらに０．１〜１μｍのチャネル
長により周波数応答速度か１〜１０ＧＨｚを有する極短
チャネル（μチャネル）ＭＩＳ　ＦＥＴを電子ビーム露
光等の技術を絶対必要条件として用いることなしに実施
せしめるという大きな特徴を有する。

【図面の簡単な説明】

第１図は従来より知られたλ（Ｉｓ　ＦＥＴの縦断面図
を示す。 第２図は本発明の実施例の製造工程及び構造を示すだめ
の縦断面図である。 第３図はＩＴｒ／Ｃｅ１ｌのメモリを一対をなして設け
た本発明の他の実施例の縦断面図である。 １・・・・・半導体基板 ２・・・・・凸状の領域 ３・・・・・フィールド絶縁物 ５．５゛ ４　・　・　・ １５．１５　　・ １４・　・　・ １８．１８　　・ １０．１０　　・ ２０、２０　　・ ■〜■・ ・ドレインまたはソース ・ソースまたはドレイン ・第１の不純物領域 ・第２の不純物領域 ・ゲイト電極 ・絶縁ゲイト型電界効果トラン ジスタ（ＭＩＳ　ＦＥＴ） ・・キャパシタ ・・フォトマスクによるノくターニ ング処理 ！ 図 第２ 図 第 図

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板上の凸状の領域と、該領域の
   側面および底面を覆う絶縁膜と、前記領域の上方に延在
   せず前記領域と前記基板底面とで構成されるコーナ部の
   絶縁膜上の矩形または三角形状のゲイト電極と、前記半
   導体基板の底部に設けられた低濃度のドレインまたはソ
   ースと、前記ゲイト電極の端部に概略一致して前記半導
   体基板の底部に設けられた前記ドレインまたはソースよ
   りも高濃度の第１の不純物領域と、前記凸状の領域の上
   部に設けられた低濃度のソースまたはドレインと、該ソ
   ースまたはドレインの上部に設けられた第２の不純物領
   域とを有し、前記ゲイト電極の上端部の側方向には前記
   ソースまたはドレインの端部を有し、かつ該ゲイト電極
   下のゲイト絶縁物下に設けられた前記凸状の領域の側面
   に設けられた縦方向に電流を流すチャネル形成領域と、
   前記ゲイト電極の下方の前記半導体基板の底部に設けら
   れたドレインまたはソースとにより構成した縦チャネル
   型構造を有する絶縁ゲイト型電界効果半導体装置。