JPH0483342A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH0483342A JPH0483342A JP19611390A JP19611390A JPH0483342A JP H0483342 A JPH0483342 A JP H0483342A JP 19611390 A JP19611390 A JP 19611390A JP 19611390 A JP19611390 A JP 19611390A JP H0483342 A JPH0483342 A JP H0483342A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置の製造方法及び半導体装置に係わり
、特に高融点金属のシリサイド化合物を配線層に用いた
半導体装置の製造方法に改良を加えた方法及びこの半導
体装置に関する。
、特に高融点金属のシリサイド化合物を配線層に用いた
半導体装置の製造方法に改良を加えた方法及びこの半導
体装置に関する。
（従来の技術）
最近の半導体プロセス技術の躍進には目ざましいものが
あり、それとともに半導体装置に用いられる材料に対し
ても研究開発が盛んになされるようになってきた。現在
一般に、半導体素子の段差を緩和したり、半導体素子を
汚染物質から保護するために、ＰＳＧ （リンシリケー
トガラス）等の絶縁膜を配線等の上に形成することが必
須となってきている。しかしながらＰＳＧ等の絶縁膜を
形成する工程は９００℃程度の高温が必要とされ、現在
一般に配線に用いられているＡｌ２又はその合金は融点
が前記温度より低く使用が困難であるという問題があっ
た。
あり、それとともに半導体装置に用いられる材料に対し
ても研究開発が盛んになされるようになってきた。現在
一般に、半導体素子の段差を緩和したり、半導体素子を
汚染物質から保護するために、ＰＳＧ （リンシリケー
トガラス）等の絶縁膜を配線等の上に形成することが必
須となってきている。しかしながらＰＳＧ等の絶縁膜を
形成する工程は９００℃程度の高温が必要とされ、現在
一般に配線に用いられているＡｌ２又はその合金は融点
が前記温度より低く使用が困難であるという問題があっ
た。
そこで、融点が高く電気伝導率も良い高融点金属シリサ
イド化合物を配線に用いることが注目されている。
イド化合物を配線に用いることが注目されている。
この高融点金属シリサイド化合物の配線層を形成する方
法として、従来、非結晶Ｓｉを用いる方法が知られてい
る。第５図は、非結晶Ｓｉを用いて高融点金属シリサイ
ド化合物からなる配線層を形成する従来の方法を示す工
程断面図である。
法として、従来、非結晶Ｓｉを用いる方法が知られてい
る。第５図は、非結晶Ｓｉを用いて高融点金属シリサイ
ド化合物からなる配線層を形成する従来の方法を示す工
程断面図である。
まず、Ｓｉ基板５１表面に素子分離用のフィールド酸化
膜５２を選択的に形成した後、このフィールド酸化膜５
２に囲まれた素子形成領域にソース５３ａ１ドレイン５
３ｂを形成するとともに、ソースとドレイン間のチャネ
ル５３ｃ上にゲート絶縁膜（酸化膜）５４を、さらにそ
の上に多結晶シリコンからなるゲート電極５５を、さら
に前記ゲート酸化膜５４及びゲート電極５５の側部にゲ
ート側壁５６を形成する。
膜５２を選択的に形成した後、このフィールド酸化膜５
２に囲まれた素子形成領域にソース５３ａ１ドレイン５
３ｂを形成するとともに、ソースとドレイン間のチャネ
ル５３ｃ上にゲート絶縁膜（酸化膜）５４を、さらにそ
の上に多結晶シリコンからなるゲート電極５５を、さら
に前記ゲート酸化膜５４及びゲート電極５５の側部にゲ
ート側壁５６を形成する。
次に第５図（ａ）に示すように、この全面に高・融点金
属層５７を形成し、さらにその上に非晶質Ｓｉ層を形成
する。
属層５７を形成し、さらにその上に非晶質Ｓｉ層を形成
する。
次に非晶質Ｓｉ層５８上にフォトレジスト層を形成し、
フォトリソグラフィー法によりこのフォトレジスト層を
配線形状に合わせて加工し、レジストパターン５９を形
成する（第５図（ｂ））。
フォトリソグラフィー法によりこのフォトレジスト層を
配線形状に合わせて加工し、レジストパターン５９を形
成する（第５図（ｂ））。
次に第５図（ｅ）に示すように前記レジストパターン５
９をマスクに、非結晶Ｓｉ層５８を選択的に除去した後
、レジストパターン５９を除去する。
９をマスクに、非結晶Ｓｉ層５８を選択的に除去した後
、レジストパターン５９を除去する。
次に、熱処理によって非晶質Ｓｉ層５８と高融点金属層
５７を反応させ、高融点金属シリサイド化合物層８１）
ａ、６０ｂをそれぞれソース５３ａ、ドレイン５８ｂ上
に形成する（第５図（ｄ））。この際、ゲート電極５５
上にも高融点金属シリサイド層ＢｏＣが形成される。ま
た、未反応の非晶質Ｓｉ層５８ａが前記シリサイド化合
物層Ｂａａ、 ８０ｂ上に、未反応の高融点金属層５７
ａが配線形成予定領域外に残る。さらに第５図（ｅ）に
示すように、この未反応の非晶質Ｓｔ層５８ａを除去す
る。最後に、層間絶縁膜６１を全面に形状した後、接続
孔（Ａ 、 Ｂ）を開孔して高融点金属シリサイド化合
物層のＢｏａ、 ８０ｂをそれぞれ露出し、前記接続孔
Ａ、Ｂを埋め込むようにそれぞれ配線層６２ａ、６２ｂ
を形成する。
５７を反応させ、高融点金属シリサイド化合物層８１）
ａ、６０ｂをそれぞれソース５３ａ、ドレイン５８ｂ上
に形成する（第５図（ｄ））。この際、ゲート電極５５
上にも高融点金属シリサイド層ＢｏＣが形成される。ま
た、未反応の非晶質Ｓｉ層５８ａが前記シリサイド化合
物層Ｂａａ、 ８０ｂ上に、未反応の高融点金属層５７
ａが配線形成予定領域外に残る。さらに第５図（ｅ）に
示すように、この未反応の非晶質Ｓｔ層５８ａを除去す
る。最後に、層間絶縁膜６１を全面に形状した後、接続
孔（Ａ 、 Ｂ）を開孔して高融点金属シリサイド化合
物層のＢｏａ、 ８０ｂをそれぞれ露出し、前記接続孔
Ａ、Ｂを埋め込むようにそれぞれ配線層６２ａ、６２ｂ
を形成する。
しかしながら上述の方法は、大別して２つの問題点があ
る。
る。
第１の問題点は、高融点金属シリサイド化合物層１３０
ａ、 ８０ｂを形成する際に、高融点金属層５７がＳｉ
基板５１とも反応を起こし、その結果、高融点金属シリ
サイド化合物層６０ａ、［ｌＯｂがソース、ドレイン拡
散層５３ａ、５３ｂ内に深く侵入してしまい、極端な場
合にはソース５３ａ、ドレイン５３ｂを貫通してしまう
（６０ｄ）。この場合には、基板５１内へリーク電流が
流れ、消費電流の増加や素子の誤動作等の深刻な事態が
生じる。
ａ、 ８０ｂを形成する際に、高融点金属層５７がＳｉ
基板５１とも反応を起こし、その結果、高融点金属シリ
サイド化合物層６０ａ、［ｌＯｂがソース、ドレイン拡
散層５３ａ、５３ｂ内に深く侵入してしまい、極端な場
合にはソース５３ａ、ドレイン５３ｂを貫通してしまう
（６０ｄ）。この場合には、基板５１内へリーク電流が
流れ、消費電流の増加や素子の誤動作等の深刻な事態が
生じる。
第２の問題点は高融点金属シリサイド化合物層ＢＯａ、
６０ｂを形成した後、層間絶縁膜６１を形成するために
熱処理を行う際に、非晶質Ｓｉ層５８に含有される酸素
が高融点金属シリサイド化合物層８０ａ。
６０ｂを形成した後、層間絶縁膜６１を形成するために
熱処理を行う際に、非晶質Ｓｉ層５８に含有される酸素
が高融点金属シリサイド化合物層８０ａ。
６０ｂの凝集、例えば６０ｅを助長する点である。この
凝集が起こると、配線抵抗が部分的に増大し、素子の特
性が劣化する。
凝集が起こると、配線抵抗が部分的に増大し、素子の特
性が劣化する。
以上述べた問題は、半導体基板特にシリコン基板上に形
成された半導体装置全般についていえ、半導体装置の信
頼性を低下するという深刻な事態が生じている。
成された半導体装置全般についていえ、半導体装置の信
頼性を低下するという深刻な事態が生じている。
（発明が解決しようとする課題）
以上述べてきたように、非晶質Ｓｔを用いて高融点金属
シリサイド化合物配線層を形成する従来の半導体装置の
製造方法及びその半導体装置は、高融点金属シリサイド
化合物層が導電層、例えばソース、ドレイン拡散層へ侵
入して消費電流の増加や素子の誤動作等が生じたり、非
晶質Ｓｉ層に含有される酸素が前記高融点シリサイド化
合物層の凝集を助長し配線抵抗が部分的に増加したりす
る問題をかかえており、半導体装置の信頼性が大幅に低
下していた。
シリサイド化合物配線層を形成する従来の半導体装置の
製造方法及びその半導体装置は、高融点金属シリサイド
化合物層が導電層、例えばソース、ドレイン拡散層へ侵
入して消費電流の増加や素子の誤動作等が生じたり、非
晶質Ｓｉ層に含有される酸素が前記高融点シリサイド化
合物層の凝集を助長し配線抵抗が部分的に増加したりす
る問題をかかえており、半導体装置の信頼性が大幅に低
下していた。
本発明は上記事情に鑑みてなされたものであり、前述し
た問題を解決した半導体装置の製造方法及び半導体装置
を提供することを目的とするものである。
た問題を解決した半導体装置の製造方法及び半導体装置
を提供することを目的とするものである。
［発明の構成］
（課題を解決するための手段）
前述した問題を解決するため本発明は、半導体基板表面
に選択的に導電層を形成する工程と、前記半導体基板上
に高融点金属層を形成する工程と、前記導電層上に形成
された前記高融点金属層の少なくとも一部分に選択的に
シリコンイオンを打ち込む工程と、加熱により前記シリ
コンイオンが打ち込まれた部分に高融点金属のシリサイ
ド化合物層を形成する工程と、残存した高融点金属層を
選択的に除去する工程とを含むことを特徴とする半導体
装置の製造方法を提供する。
に選択的に導電層を形成する工程と、前記半導体基板上
に高融点金属層を形成する工程と、前記導電層上に形成
された前記高融点金属層の少なくとも一部分に選択的に
シリコンイオンを打ち込む工程と、加熱により前記シリ
コンイオンが打ち込まれた部分に高融点金属のシリサイ
ド化合物層を形成する工程と、残存した高融点金属層を
選択的に除去する工程とを含むことを特徴とする半導体
装置の製造方法を提供する。
また本発明は、半導体基板と、この半導体基板表面に選
択的に形成される導電層と、前記導電層上の少なくとも
一部分に高融点金属層を形成し、この高融点金属層にシ
リコンイオンを打ち込み、熱処理を行って形成される高
融点金属のシリサイド化合物層とを備えたことを特徴と
する半導体装置を提供する。
択的に形成される導電層と、前記導電層上の少なくとも
一部分に高融点金属層を形成し、この高融点金属層にシ
リコンイオンを打ち込み、熱処理を行って形成される高
融点金属のシリサイド化合物層とを備えたことを特徴と
する半導体装置を提供する。
（作 用）
本発明による半導体装置の製造方法であれば、導電層上
に形成された前記高融点金属層の少なくとも一部分に選
択的に、シリコンイオンを打ち込むので、加熱により前
記シリコンイオンが打ち込まれた部分に高融点金属のシ
リサイド化合物層を形成しようとする場合、高融点金属
中の金属原子は、この高融点金属層の下に存在する半導
体基板の原子とは反応せず、前記シリコンイオンと優先
的に反応し、前記導電層あるいは前記半導体基板内部へ
前記高融点金属のシリサイド化合物が侵入することは抑
制される。従って、前記半導体基板内部へのリーク電流
が生じることはなく、このため消費電流の増加や素子の
誤動作は生じない。
に形成された前記高融点金属層の少なくとも一部分に選
択的に、シリコンイオンを打ち込むので、加熱により前
記シリコンイオンが打ち込まれた部分に高融点金属のシ
リサイド化合物層を形成しようとする場合、高融点金属
中の金属原子は、この高融点金属層の下に存在する半導
体基板の原子とは反応せず、前記シリコンイオンと優先
的に反応し、前記導電層あるいは前記半導体基板内部へ
前記高融点金属のシリサイド化合物が侵入することは抑
制される。従って、前記半導体基板内部へのリーク電流
が生じることはなく、このため消費電流の増加や素子の
誤動作は生じない。
さらに、シリコンを打ち込む工程では、酸素の混入が起
こらず、このため前記高融点金属のシリサイド化合物層
は凝集せず、配線抵抗も部分的に増加したりすることは
ない。
こらず、このため前記高融点金属のシリサイド化合物層
は凝集せず、配線抵抗も部分的に増加したりすることは
ない。
また、本発明による半導体装置であれば、高融点金属の
シリサイド化合物層は、導電層の少なくとも一部分上に
高融点金属−層を形成し、この高融点金属層にシリコン
イオンを打ち込み、熱処理を行って形成されるので、高
融点金属化合物層が前記導電層あるいは半導体基板内部
へ侵入したり、あるいはまた凝集したりすることにより
生ずる問題を解決するに適した構造が提供され、半導体
装置の信頼性は飛躍的に向上する。
シリサイド化合物層は、導電層の少なくとも一部分上に
高融点金属−層を形成し、この高融点金属層にシリコン
イオンを打ち込み、熱処理を行って形成されるので、高
融点金属化合物層が前記導電層あるいは半導体基板内部
へ侵入したり、あるいはまた凝集したりすることにより
生ずる問題を解決するに適した構造が提供され、半導体
装置の信頼性は飛躍的に向上する。
（実施例）
以下、本発明による半導体装置の製造方法及びこの方法
により製造される本発明番；よる半導体装置の詳細を、
ＭＯＳＦＥＴを例にとった実施例により説明する。
により製造される本発明番；よる半導体装置の詳細を、
ＭＯＳＦＥＴを例にとった実施例により説明する。
第１の実施例
第１図は本発明による半導体装置を説明するための本発
明による半導体装置の製造方法の第１の実施例の工程断
面図である。まず、ｐ型Ｓｉ基板１の表面に選択的に素
子分離用のフィールド酸化膜２を形成する。次に、素子
形成領域内のｐ型Ｓｉ基板１表面に導電層としてｎ 型
のソース領域３ａ及びドレイン領域３ｂを、ソース３ａ
とドレイン３ｂの間のチャネル３ｃ上にはゲート酸化膜
４及びｎ 型多結晶Ｓｉからなるゲート電極５を、さら
に−ゲート酸化膜４及びゲート電極５の両側にはＳ ｉ
Ｏ２のゲート側壁６を形成する。（第１図（ａ））。
明による半導体装置の製造方法の第１の実施例の工程断
面図である。まず、ｐ型Ｓｉ基板１の表面に選択的に素
子分離用のフィールド酸化膜２を形成する。次に、素子
形成領域内のｐ型Ｓｉ基板１表面に導電層としてｎ 型
のソース領域３ａ及びドレイン領域３ｂを、ソース３ａ
とドレイン３ｂの間のチャネル３ｃ上にはゲート酸化膜
４及びｎ 型多結晶Ｓｉからなるゲート電極５を、さら
に−ゲート酸化膜４及びゲート電極５の両側にはＳ ｉ
Ｏ２のゲート側壁６を形成する。（第１図（ａ））。
次に、第１図（ａ）に示すように全面にスパッタリング
法により高融点金属層としてＴｉ層７を４０ｎｍ形成す
る。このＴｉ層７の上にフォトレジスト層を形成し、こ
れをレジストパターン８に加工する。さらにこのパター
ン８をマスクにしてＳｉイオン９をＴｉ層層中中加速電
圧３０Ｋ ｅ Ｖ 、ドーズ量１ ｘ １０ ”ａｍ−
２程度の条件で打ち込む（第１図（Ｃ））。
法により高融点金属層としてＴｉ層７を４０ｎｍ形成す
る。このＴｉ層７の上にフォトレジスト層を形成し、こ
れをレジストパターン８に加工する。さらにこのパター
ン８をマスクにしてＳｉイオン９をＴｉ層層中中加速電
圧３０Ｋ ｅ Ｖ 、ドーズ量１ ｘ １０ ”ａｍ−
２程度の条件で打ち込む（第１図（Ｃ））。
次に、第１図（ｄ）に示すようにレジストパターン８を
除去した後、７００℃の熱処理によって７１層７と打ち
込んだＳｉイオンを反応させ、Ｔｉシリサイド層１０ａ
、１０ｂをフィールド酸化膜２及びゲート側壁６上まで
かかるようにそれぞれソース３ａ１ドレイン３ｂ上に形
成する。この際、ゲート電極５上にもＴｉシリサイド層
１０ｃが形成される。また配線形成予定領域以外に未反
応のＴｉ層７ａが残存する。さらに未反応のＴｉ層７ａ
を過酸化水素及びアンモニアの水溶液に加熱しながら浸
し、除去する（第１図（ｅ））。
除去した後、７００℃の熱処理によって７１層７と打ち
込んだＳｉイオンを反応させ、Ｔｉシリサイド層１０ａ
、１０ｂをフィールド酸化膜２及びゲート側壁６上まで
かかるようにそれぞれソース３ａ１ドレイン３ｂ上に形
成する。この際、ゲート電極５上にもＴｉシリサイド層
１０ｃが形成される。また配線形成予定領域以外に未反
応のＴｉ層７ａが残存する。さらに未反応のＴｉ層７ａ
を過酸化水素及びアンモニアの水溶液に加熱しながら浸
し、除去する（第１図（ｅ））。
次に、全面に燐を含有するＳ ｉＯ２（Ｐ Ｓ Ｇ ）
層１１を形成した後、高融点金属シリサイド層１０ａ。
層１１を形成した後、高融点金属シリサイド層１０ａ。
ｌＯｂをそれぞれ露出せしめる接続孔Ａ、Ｂを開孔する
。最後に、この接続孔Ａ、Ｂを埋め込むようにＡＩ膜を
スパッタリング法で形成し、このＡ１層をバターニング
して、ソース３ａ、ドレイン３ｂとそれぞれ接続する配
線層１２ａ、１２ｂを形成する（第１図（ｒ））。この
結果、本発明による半導体装置の第１の実施例が完成す
る。なお第１図（ｇ）はこの実施例装置の上面図である
。
。最後に、この接続孔Ａ、Ｂを埋め込むようにＡＩ膜を
スパッタリング法で形成し、このＡ１層をバターニング
して、ソース３ａ、ドレイン３ｂとそれぞれ接続する配
線層１２ａ、１２ｂを形成する（第１図（ｒ））。この
結果、本発明による半導体装置の第１の実施例が完成す
る。なお第１図（ｇ）はこの実施例装置の上面図である
。
この実施例方法及び装置であれば、７１層７はこの７１
層７に打ち込んだＳｉイオンと優先的に反応するので、
７１層７がソース３ａ及びドレイン３ｂと反応して、こ
れによりＴｉシリサイド層１０ａ。
層７に打ち込んだＳｉイオンと優先的に反応するので、
７１層７がソース３ａ及びドレイン３ｂと反応して、こ
れによりＴｉシリサイド層１０ａ。
ｔｏｂがそれぞれソース３ａ及びドレイン３ｂ内に深く
侵入する問題は生じない。また、Ｓｉイオンの打ち込み
の際に酸素が混入しに＜＜、燐を含有するＳｉＯ□層１
１層形１工程で熱処理をしても、Ｔｉシリサイド層１０
ａ、 １０ｂ、 １０ｃは凝集しない。さらにまた、素
子分離用のフィールド酸化膜上でソース３ａ及びドレイ
ン３ｂとのコンタクトをとるので、接続孔Ａ、Ｂ開孔の
際に位置合わせずれのマージンをとる必要がなく、素子
の微細化を図る上でも都合がよい。
侵入する問題は生じない。また、Ｓｉイオンの打ち込み
の際に酸素が混入しに＜＜、燐を含有するＳｉＯ□層１
１層形１工程で熱処理をしても、Ｔｉシリサイド層１０
ａ、 １０ｂ、 １０ｃは凝集しない。さらにまた、素
子分離用のフィールド酸化膜上でソース３ａ及びドレイ
ン３ｂとのコンタクトをとるので、接続孔Ａ、Ｂ開孔の
際に位置合わせずれのマージンをとる必要がなく、素子
の微細化を図る上でも都合がよい。
第２図、第３図はこの実施例装置の変形例を示す上面図
である。これらの図において第１図と同一の部分には同
一の符号を符して示し詳細な説明は省略する。第２図に
示すように、Ｓｉイオン高融点金属層のをソース領域３
ａ、 ドレイン領域３ｂ上の一部分に打ち込み、この
部分にＴｉシリサイド層２１ａ、２１ｂを形成し、この
Ｔｉシリサイド層２１ａ。
である。これらの図において第１図と同一の部分には同
一の符号を符して示し詳細な説明は省略する。第２図に
示すように、Ｓｉイオン高融点金属層のをソース領域３
ａ、 ドレイン領域３ｂ上の一部分に打ち込み、この
部分にＴｉシリサイド層２１ａ、２１ｂを形成し、この
Ｔｉシリサイド層２１ａ。
２１ｂに対して、それぞれ配線層２２ａ、 ２２ｂをソ
ース領域３ａ、 ドレイン領域３ｂ内で接続せしめる
ようにしてもよい。さらに第３図に示すように、フィー
ルド酸化膜２とソース３ａ間の境界及びフィールド酸化
膜２ａとドレイン３ｂ間の境界を含む部分にＳｉイオン
を打ち込み、この部分にＴｉシリサイド層８１ａ、 ８
１ｂをそれぞれ形成するようにしてもよい。
ース領域３ａ、 ドレイン領域３ｂ内で接続せしめる
ようにしてもよい。さらに第３図に示すように、フィー
ルド酸化膜２とソース３ａ間の境界及びフィールド酸化
膜２ａとドレイン３ｂ間の境界を含む部分にＳｉイオン
を打ち込み、この部分にＴｉシリサイド層８１ａ、 ８
１ｂをそれぞれ形成するようにしてもよい。
一般に、ソース及びドレインとフィールド絶縁膜との間
等、ソース、ドレイン領域の端部では、高融点金属シリ
サイド層がソース、ドレイン領域へ特に侵入しやすく、
この部分にのみシリコンイオンを打ち込むことによって
も、十分前記侵入を防止する効果が得られる。
等、ソース、ドレイン領域の端部では、高融点金属シリ
サイド層がソース、ドレイン領域へ特に侵入しやすく、
この部分にのみシリコンイオンを打ち込むことによって
も、十分前記侵入を防止する効果が得られる。
第２の実施例
第４図は、本発明による半導体装置を説明するための本
発明による半導体装置の製造方法の第２の実施例を示す
断面説明図である。この図において第１図と同一の部分
には同一の符号を符して示し、詳細な説明は省略する。
発明による半導体装置の製造方法の第２の実施例を示す
断面説明図である。この図において第１図と同一の部分
には同一の符号を符して示し、詳細な説明は省略する。
まず、第１図（ａ）に示す素子をＳｔ基板上に形成し、
この全面に、スパッタリング法で７１層７を４０ｎｍ、
Ｔ ｉ Ｎｘ層４１を５０ｎｍこの順に形成する。さ
らにその上に、レジストパターン８を第１の実施例と同
様の方法で形成し、このレジストパターン８をマスクと
して、Ｔｉ層層中中Ｓｉイオン９を加速電圧４５ＫｅＶ
、 ドーズ量１ ｘ １ｏ １７ｃｌＩ−２程度の条件
で打ち込む（第４図（ａ））。
この全面に、スパッタリング法で７１層７を４０ｎｍ、
Ｔ ｉ Ｎｘ層４１を５０ｎｍこの順に形成する。さ
らにその上に、レジストパターン８を第１の実施例と同
様の方法で形成し、このレジストパターン８をマスクと
して、Ｔｉ層層中中Ｓｉイオン９を加速電圧４５ＫｅＶ
、 ドーズ量１ ｘ １ｏ １７ｃｌＩ−２程度の条件
で打ち込む（第４図（ａ））。
次に、第４図（ｂ）に示すようにレジストパターン８を
例えば酸素プラズマを用いた灰化、あるいは酸による腐
食により除去した後、７００℃の熱処理によって７１層
７と打込んだＳｉイオンを反応させ、Ｔｉシリサイド層
１０ａ、 １０ｂをフィールド酸化膜２及びゲート側壁
６上までかかるようにそれぞれソース３ａ、 ドレイ
ン３ｂ上に形成する。この際、ゲート電極５上にもＴｉ
シリサイド層１０ｃが形成される。また配線形成予定領
域外に未反応のＴｉ層７ａが残る。さらにＴｉＮｘ層４
１層形１応のＴｉ層７ａを加熱した過酸化水素水及びア
ンモニアの水溶液により選択的に除去する。なお、この
場合、アンモニアの代わりに硫酸を用いてもよい。
例えば酸素プラズマを用いた灰化、あるいは酸による腐
食により除去した後、７００℃の熱処理によって７１層
７と打込んだＳｉイオンを反応させ、Ｔｉシリサイド層
１０ａ、 １０ｂをフィールド酸化膜２及びゲート側壁
６上までかかるようにそれぞれソース３ａ、 ドレイ
ン３ｂ上に形成する。この際、ゲート電極５上にもＴｉ
シリサイド層１０ｃが形成される。また配線形成予定領
域外に未反応のＴｉ層７ａが残る。さらにＴｉＮｘ層４
１層形１応のＴｉ層７ａを加熱した過酸化水素水及びア
ンモニアの水溶液により選択的に除去する。なお、この
場合、アンモニアの代わりに硫酸を用いてもよい。
一般に、前述した酸素プラズマを用いてレジストパター
ンを灰化除去しようとすると、その下に形成される高融
点金属層をも同時に酸化してしまうことがある。また、
酸を用いてレジストパターンを腐食除去しようとする場
合にも、前記金属層をも同時に腐食してしまうことがあ
る。この実施例のように、レジストパターン８の下地と
してＴｉＮｘ層４１層形１しておくと、このＴｉＮｘ層
４１層形１下のＴｉ層７を保護し、上記問題を完全に解
決することができる。
ンを灰化除去しようとすると、その下に形成される高融
点金属層をも同時に酸化してしまうことがある。また、
酸を用いてレジストパターンを腐食除去しようとする場
合にも、前記金属層をも同時に腐食してしまうことがあ
る。この実施例のように、レジストパターン８の下地と
してＴｉＮｘ層４１層形１しておくと、このＴｉＮｘ層
４１層形１下のＴｉ層７を保護し、上記問題を完全に解
決することができる。
次に、全面に燐を含有するＳ Ｉ Ｑ２ （Ｐ Ｓ
Ｇ）層１１を形成し、Ｔｉシリサイド層１０ａ、１０ｂ
を露出せしめる接続孔Ａ、Ｂをそれぞれ開孔する。最後
に、Ａｉ）層をスパッタリング法で形成し、このＡ１層
をバターニングして、ソース３ａ、ドレイン３ｂとそれ
ぞれ接続する配線層１２ａ、１２ｂを形成する（第４図
（ｅ） ） 、この場合、ＴｉＮｘ層４１層形１たまま
、この層上でソース及びドレインとのコンタクトをとっ
てもよい。この実施例方法であれば、前記第１の実施例
と同様の効果が得られ、この結果、第１の実施例と同様
な本発明による半導体装置の実施例が完成する。なお、
本発明は上記実施例に限定されるものではない。例えば
、上述の実施例においては、ｎチャネル型のＭＯＳＦＥ
Ｔの場合について説明したが、ｐチャネル型のＭＯＳＦ
ＥＴについても同様に実施可能である。また本発明は、
高融点金属シリサイド層を半導体基板上の拡散層に接続
せしめる方法及び装置全般に対して適用でき、具体的に
は、ＭＯＳＦＥＴ以外のＦＥＴ例えばＰＮ接合ゲートを
有するＦＥＴＪｐＭＥＳＦＥＴ等、あるいはバイポーラ
トランジスタなどに対しても適用できる。さらにまた、
高融点金属材料も前述した実施例に限られることはなく
、Ｔｉ以外に例えばＷ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ。
Ｇ）層１１を形成し、Ｔｉシリサイド層１０ａ、１０ｂ
を露出せしめる接続孔Ａ、Ｂをそれぞれ開孔する。最後
に、Ａｉ）層をスパッタリング法で形成し、このＡ１層
をバターニングして、ソース３ａ、ドレイン３ｂとそれ
ぞれ接続する配線層１２ａ、１２ｂを形成する（第４図
（ｅ） ） 、この場合、ＴｉＮｘ層４１層形１たまま
、この層上でソース及びドレインとのコンタクトをとっ
てもよい。この実施例方法であれば、前記第１の実施例
と同様の効果が得られ、この結果、第１の実施例と同様
な本発明による半導体装置の実施例が完成する。なお、
本発明は上記実施例に限定されるものではない。例えば
、上述の実施例においては、ｎチャネル型のＭＯＳＦＥ
Ｔの場合について説明したが、ｐチャネル型のＭＯＳＦ
ＥＴについても同様に実施可能である。また本発明は、
高融点金属シリサイド層を半導体基板上の拡散層に接続
せしめる方法及び装置全般に対して適用でき、具体的に
は、ＭＯＳＦＥＴ以外のＦＥＴ例えばＰＮ接合ゲートを
有するＦＥＴＪｐＭＥＳＦＥＴ等、あるいはバイポーラ
トランジスタなどに対しても適用できる。さらにまた、
高融点金属材料も前述した実施例に限られることはなく
、Ｔｉ以外に例えばＷ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ。
Ｐｄ等の金属あるいはまたこれらの合金を用いることが
できる。さらに高融点金属層の形成方法として、スパッ
タリング法以外にＣＶＤ法、真空蒸着法、電解あるいは
無電解メツキ法を用いることができる。また、レジスト
パターン除去の際の高融点金属層の保護膜としてＴｉＮ
ｘを用いたがこれに限定されることはなく、レジストパ
ターン除去の際に十分エツチング耐性を有するものであ
れば何でもよい。例えば、シリコンの酸化物や窒化物等
でもよい。さらに、Ｓｉイオン打ち込みの際のマスクと
なるフォトレジスト層は他の材料で置き換えてもよいこ
とは言うまでもない。要はＳｉイオン打ち込みのマスク
となればよい。その他、打ち込むイオンもシリコンイオ
ンに限らず、他のイオン例えば、Ｃ，Ｇｅ等の第■族元
素のイオンなどを用いてもよい。
できる。さらに高融点金属層の形成方法として、スパッ
タリング法以外にＣＶＤ法、真空蒸着法、電解あるいは
無電解メツキ法を用いることができる。また、レジスト
パターン除去の際の高融点金属層の保護膜としてＴｉＮ
ｘを用いたがこれに限定されることはなく、レジストパ
ターン除去の際に十分エツチング耐性を有するものであ
れば何でもよい。例えば、シリコンの酸化物や窒化物等
でもよい。さらに、Ｓｉイオン打ち込みの際のマスクと
なるフォトレジスト層は他の材料で置き換えてもよいこ
とは言うまでもない。要はＳｉイオン打ち込みのマスク
となればよい。その他、打ち込むイオンもシリコンイオ
ンに限らず、他のイオン例えば、Ｃ，Ｇｅ等の第■族元
素のイオンなどを用いてもよい。
さらにまた、本発明の要旨を逸脱しない範囲で種々の変
更が可能であることは言うまでもない。
更が可能であることは言うまでもない。
［発明の効果コ
以上説明したように本発明による半導体装置の製造方法
及び半導体装置によれば、導電層または半導体基板内へ
の高融点金属シリコンサイド化合物層の侵入及び高融点
金属シリサイド化合物の凝集は抑制され、半導体装置の
信頼性は大幅に向上する。
及び半導体装置によれば、導電層または半導体基板内へ
の高融点金属シリコンサイド化合物層の侵入及び高融点
金属シリサイド化合物の凝集は抑制され、半導体装置の
信頼性は大幅に向上する。
第１図は本発明による半導体装置を説明するための本発
明による半導体装置の製造方法の第１の実施例の工程断
面図及び上面図、第２図、第３図は本発明の前記実施例
装置の変形例を示す上面図、第４図は本発明による半導
体装置を説明するための本発明による半導体装置の製造
方法の第２の実施例の工程断面図、第５図は従来の高融
点金属シリサイド化合物の配線層の形成方法を示す工程
断面図である。 １・・・ｐ型Ｓｔ基板、２・・・フィールド酸化膜、３
ａ・・・ｎ 型ソース領域、３ｂ・・・ｎ 型ドレイン
領域、３Ｃ・・・チャネル、４・・・ゲート酸化膜、５
・・・ゲート電極、６・・・ＳｉＯ２ゲート側壁、７・
・・Ｔｉ層、７ａ・・・未反応のＴｉ層、８・・・レジ
ストパターン、９・・・Ｓｉイオン、ｌＯａ、ｌＯｂ、
ｌＯｃ、２１ａ、２１ｂ、３１ａ、３１ｂ、−・・Ｔｉ
シリサイド層、１１−Ｐ Ｓ Ｇ層、１２ａ、１２ｂ、
２２ａ。 ２２ｂ・・・配線層（Ａｊり Ａ、Ｂ・・・接続孔、
４１・・・ＴｉＮｘ層、５１・・・Ｓｉ基板、５２・・
・フィールド酸化膜、５３ａ・・・ソース、５３ｂ・・
・ドレイン、５３Ｃ・・・チャネル、５４・・・ゲート
絶縁膜（酸化膜）、５５・・・ゲート電極、５Ｂ・・・
ゲート側壁、５７・・・高融点金属層、５７ａ・・・未
反応の高融点金属層、５８・・・非晶質Ｓｉ層、５８ｍ
・・・未反応の非晶質Ｓｉ層、５９・・・レジストパタ
ーン、６０ａ、８０ｂ、８０ｃ・・・高融点金属シリサ
イド化合物層、８０ｄ・・・ソース５８ａ、ドレイン５
３ｂを貫通した高融点金属シリサイド化合物層、８０ｅ
・・・高融点金属シリサイド化合物層の凝集部分、Ｂ１
・・・層間絶縁膜、６２ａ、（１２ｂ ・・・配線層。
明による半導体装置の製造方法の第１の実施例の工程断
面図及び上面図、第２図、第３図は本発明の前記実施例
装置の変形例を示す上面図、第４図は本発明による半導
体装置を説明するための本発明による半導体装置の製造
方法の第２の実施例の工程断面図、第５図は従来の高融
点金属シリサイド化合物の配線層の形成方法を示す工程
断面図である。 １・・・ｐ型Ｓｔ基板、２・・・フィールド酸化膜、３
ａ・・・ｎ 型ソース領域、３ｂ・・・ｎ 型ドレイン
領域、３Ｃ・・・チャネル、４・・・ゲート酸化膜、５
・・・ゲート電極、６・・・ＳｉＯ２ゲート側壁、７・
・・Ｔｉ層、７ａ・・・未反応のＴｉ層、８・・・レジ
ストパターン、９・・・Ｓｉイオン、ｌＯａ、ｌＯｂ、
ｌＯｃ、２１ａ、２１ｂ、３１ａ、３１ｂ、−・・Ｔｉ
シリサイド層、１１−Ｐ Ｓ Ｇ層、１２ａ、１２ｂ、
２２ａ。 ２２ｂ・・・配線層（Ａｊり Ａ、Ｂ・・・接続孔、
４１・・・ＴｉＮｘ層、５１・・・Ｓｉ基板、５２・・
・フィールド酸化膜、５３ａ・・・ソース、５３ｂ・・
・ドレイン、５３Ｃ・・・チャネル、５４・・・ゲート
絶縁膜（酸化膜）、５５・・・ゲート電極、５Ｂ・・・
ゲート側壁、５７・・・高融点金属層、５７ａ・・・未
反応の高融点金属層、５８・・・非晶質Ｓｉ層、５８ｍ
・・・未反応の非晶質Ｓｉ層、５９・・・レジストパタ
ーン、６０ａ、８０ｂ、８０ｃ・・・高融点金属シリサ
イド化合物層、８０ｄ・・・ソース５８ａ、ドレイン５
３ｂを貫通した高融点金属シリサイド化合物層、８０ｅ
・・・高融点金属シリサイド化合物層の凝集部分、Ｂ１
・・・層間絶縁膜、６２ａ、（１２ｂ ・・・配線層。
Claims (4)
- （１）半導体基板表面に選択的に導電層を形成する工程
と、前記半導体基板上に高融点金属層を形成する工程と
、前記導電層上に形成された前記高融点金属層の少なく
とも一部分に選択的にシリコンイオンを打ち込む工程と
、加熱により前記シリコンイオンが打ち込まれた部分に
高融点金属のシリサイド化合物層を形成する工程と、残
存した高融点金属層を選択的に除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - （２）前記導電層の周囲に素子分離用の絶縁膜を形成し
、前記高融点金属のシリサイド化合物層を前記素子分離
用の絶縁膜上にかけて一体形成することを特徴とする請
求項（１）記載の半導体装置の製造方法。 - （３）前記高融点金属層を形成する工程の後に、この高
融点金属層上にエッチング耐性を有する薄膜を形成し、
前記薄膜上に前記シリコンを打ち込む工程の際に用いる
マスクとなるパターンを形成すると共に、前記選択的に
シリコンイオンを打ち込む工程の後には、前記パターン
をエッチング除去する工程を行ない、前記高融点金属の
シリサイド化合物層を形成する工程の後に、前記残存し
た高融点金属層上の前記薄膜を少なくとも除去する工程
を行うことを特徴とする請求項（１）記載の半導体装置
の製造方法。 - （４）半導体基板と、この半導体基板表面に選択的に形
成される導電層と、前記導電層上の少なくとも一部分に
高融点金属層を形成し、この高融点金属層にシリコンイ
オンを打ち込み、熱処理を行って形成される高融点金属
のシリサイド化合物層とを備えたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19611390A JPH0483342A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19611390A JPH0483342A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483342A true JPH0483342A (ja) | 1992-03-17 |
Family
ID=16352456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19611390A Pending JPH0483342A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288430B1 (en) | 1998-02-04 | 2001-09-11 | Nec Corporation | Semiconductor device having silicide layer with siliconrich region and method for making the same |
| KR100845719B1 (ko) * | 2002-12-28 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
-
1990
- 1990-07-26 JP JP19611390A patent/JPH0483342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288430B1 (en) | 1998-02-04 | 2001-09-11 | Nec Corporation | Semiconductor device having silicide layer with siliconrich region and method for making the same |
| US6492264B2 (en) | 1998-02-04 | 2002-12-10 | Nec Corporation | Semiconductor device having a silicide layer with silicon-rich region and method for making the same |
| KR100845719B1 (ko) * | 2002-12-28 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
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