JPH0484264A - 積和演算器 - Google Patents
積和演算器Info
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- JPH0484264A JPH0484264A JP20063790A JP20063790A JPH0484264A JP H0484264 A JPH0484264 A JP H0484264A JP 20063790 A JP20063790 A JP 20063790A JP 20063790 A JP20063790 A JP 20063790A JP H0484264 A JPH0484264 A JP H0484264A
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- JP
- Japan
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- partial
- partial product
- sum
- addition
- product
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、乗算と加減算を連続して行う積和演算器に関
する。
する。
一般に、科学計算や画像処理あるいはニューラルネット
ワーク等においては行列演算などの繰返し演算を頻繁に
実行する。かかるシステムの処理速度向上には、繰返し
演算の速度向上がポイントとなる。
ワーク等においては行列演算などの繰返し演算を頻繁に
実行する。かかるシステムの処理速度向上には、繰返し
演算の速度向上がポイントとなる。
３、発明の詳細な説明
〔概要〕
積和演算器に関し、
部分積の和を乗算後に一括して求めることにより、演算
速度を高速化す、ることを目的とし、乗数と被乗数とを
乗算して部分積を生成する複数の部分積生成部と、該複
数の部分積生成部で生〔従来の技術〕 この種のシステムに搭載される繰返し型の演算器として
、例えば第７図に示すような積和演算器がある。
速度を高速化す、ることを目的とし、乗数と被乗数とを
乗算して部分積を生成する複数の部分積生成部と、該複
数の部分積生成部で生〔従来の技術〕 この種のシステムに搭載される繰返し型の演算器として
、例えば第７図に示すような積和演算器がある。
この演算器は、乗数Ａと被乗数Ｂのペア、乗数Ｃと被乗
数りのペア、・・・・・・といった各数値ペアを順次に
入力してその積和演算結果を出力するものであり、部分
積生成回路１０および部分積加算回路１１を含む乗算器
１２と、乗算器１２の出力とレジスタ１３の内容とを加
算してその加算結果でレジスタ１３の内容を更新する加
算器１４とを備えて構成する。
数りのペア、・・・・・・といった各数値ペアを順次に
入力してその積和演算結果を出力するものであり、部分
積生成回路１０および部分積加算回路１１を含む乗算器
１２と、乗算器１２の出力とレジスタ１３の内容とを加
算してその加算結果でレジスタ１３の内容を更新する加
算器１４とを備えて構成する。
そして、第８図にその演算動作の流れ図を示すように、
ステップＳＩＯで乗数Ａの各桁と被乗数Ｂの各桁とを乗
算して部分積を求め、ステップＳｌ＋で部分積の和を求
めてその結果Ｐを加算器に送り、ステップＳＩ２でレジ
スタ１３の内容（演算開始直後であるからＯ）と結果Ｐ
とを加算（Ｐ＋０＝Ｐ）してステップ３１３でレジスタ
１３の内容を更新し、次いで、ステップ３１４で乗数Ｃ
の各桁と被乗数りの各桁とを乗算して部分積を求め、ス
テップｓｒｓで部分積の和を求めてその結果Ｑを加算器
に送り、ステップＳＩ６でレジスタ１３の内容（Ｐ）と
結果Ｑとを加算（Ｐ十Ｑ＝Ｒ）して、ステップＳ１７で
レジスタ１３の内容を更新するといった動作を実行する
。
ステップＳＩＯで乗数Ａの各桁と被乗数Ｂの各桁とを乗
算して部分積を求め、ステップＳｌ＋で部分積の和を求
めてその結果Ｐを加算器に送り、ステップＳＩ２でレジ
スタ１３の内容（演算開始直後であるからＯ）と結果Ｐ
とを加算（Ｐ＋０＝Ｐ）してステップ３１３でレジスタ
１３の内容を更新し、次いで、ステップ３１４で乗数Ｃ
の各桁と被乗数りの各桁とを乗算して部分積を求め、ス
テップｓｒｓで部分積の和を求めてその結果Ｑを加算器
に送り、ステップＳＩ６でレジスタ１３の内容（Ｐ）と
結果Ｑとを加算（Ｐ十Ｑ＝Ｒ）して、ステップＳ１７で
レジスタ１３の内容を更新するといった動作を実行する
。
ここで、上記の４つの数ＡＢＣＤが、以下の数値の場合
を考える。
を考える。
Ａ ： Ｃ４Ｃ３Ｃ２ａＩ
Ｂｉｂ、 ｂ３ ｂ２ ｂ。
Ｃ： Ｃ４Ｃ３Ｃ２ＣＩ
Ｄ： Ｃ４Ｃ３ａ、ｄ
この場合、（ＡＸＢ）はステップ３１０％ Ｓ １ （
における乗算処理過程、すなわち、 で求められ、一方、（ＣＸＤ）はステップＳ１４、Ｓ１
５における乗算処理過程、すなわち、（不貞、以下余白
） Ｑｆｉ Ｑ、Ｑ６ Ｑ、Ｑ、Ｑ、Ｑ、Ｑ。
における乗算処理過程、すなわち、 で求められ、一方、（ＣＸＤ）はステップＳ１４、Ｓ１
５における乗算処理過程、すなわち、（不貞、以下余白
） Ｑｆｉ Ｑ、Ｑ６ Ｑ、Ｑ、Ｑ、Ｑ、Ｑ。
（部分積の和Ｑｉ ’）
で求められる。そして、ふたつの部分積の和Ｐ４、Ｑｌ
がステップ３１６で加算され、積和演算結果（ＡｘＢ）
＋ （ＣｘＤ）が求められる。
がステップ３１６で加算され、積和演算結果（ＡｘＢ）
＋ （ＣｘＤ）が求められる。
しかしながら、かかる従来の積和演算器にあっては、各
数値ペアの乗算処理毎に部分積の和（上記Ｐ、 、Ｑ、
を参照）を求める構成となっていたため、乗算回数に比
例して演算速度が遅くなるといった問題点があった。
数値ペアの乗算処理毎に部分積の和（上記Ｐ、 、Ｑ、
を参照）を求める構成となっていたため、乗算回数に比
例して演算速度が遅くなるといった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
部分積の和を乗算後に一括して求めることにより、演算
速度を高速化することを目的としている。
部分積の和を乗算後に一括して求めることにより、演算
速度を高速化することを目的としている。
本発明は、上記目的を達成するために、乗数と被乗数と
を乗算して部分積を生成する複数の部分積生成部と、該
複数の部分積生成部で生成した各。
を乗算して部分積を生成する複数の部分積生成部と、該
複数の部分積生成部で生成した各。
部分積同士を加算する部分積加算部と、を具備すること
を特徴とする。
を特徴とする。
本発明では、乗数と被乗数を乗算した後に、該乗算によ
って得られた部分積が一括加算される。
って得られた部分積が一括加算される。
したがって、乗算毎に部分積の和を求める必要がなくな
り、演算速度の高速化が図られる。
り、演算速度の高速化が図られる。
以下、本発明を図面に基づいて説明する。
第１〜６図は本発明に係る積和演算器の一実施例を示す
図である。
図である。
第１図において、２０は積和演算器であり、積和演算器
２０はふたつの部分積生成回路（以下、第１部分積生成
回路２工、第２部分積生成回路２２）と、ひとつの部分
積加算回路２３とを備える。なお、２４は部分積加算回
路２３からの出力を累算する累算器である。
２０はふたつの部分積生成回路（以下、第１部分積生成
回路２工、第２部分積生成回路２２）と、ひとつの部分
積加算回路２３とを備える。なお、２４は部分積加算回
路２３からの出力を累算する累算器である。
第１部分積生成回路（部分積生成部）２１は、乗数Ａの
各桁と被乗数Ｂの各桁とを乗算して被乗数Ｂの桁数に相
当した段数の部分積（例えばｅ８、ｆ、 、ｇ＝ 、ｈ
、の４段）を生成し、また、第２部分積生成回路（部分
積生成部）２２は、乗数Ｃの各桁と被乗数りの各桁とを
乗算して被乗数Ｂの桁数に相当した段数の部分積（例え
ばｉｉ、Ｊｉ、ｋ８、ｌ□の４段）を生成する。
各桁と被乗数Ｂの各桁とを乗算して被乗数Ｂの桁数に相
当した段数の部分積（例えばｅ８、ｆ、 、ｇ＝ 、ｈ
、の４段）を生成し、また、第２部分積生成回路（部分
積生成部）２２は、乗数Ｃの各桁と被乗数りの各桁とを
乗算して被乗数Ｂの桁数に相当した段数の部分積（例え
ばｉｉ、Ｊｉ、ｋ８、ｌ□の４段）を生成する。
部分積加算回路（部分積加算部）２３は、ふたつの部分
積生成回路２１．２２からの部分積（ｅｌ、・・・・・
・およびｉ８、・・・・・・）を−括加算するもので、
例えば、後述するようなワラスラリー（Ｗａｌｌａｃｅ
ツリー）回路によって構成するのが望ましい。
積生成回路２１．２２からの部分積（ｅｌ、・・・・・
・およびｉ８、・・・・・・）を−括加算するもので、
例えば、後述するようなワラスラリー（Ｗａｌｌａｃｅ
ツリー）回路によって構成するのが望ましい。
第２図は第１図の構成による演算動作の流れ図である。
この図によれば、ステップＳ ２０％ Ｓ ２１でふた
つの部分積を生成した後、ステップＳ２□で各部分積を
一括加算し、最後のステップＳＺＺで累算値を得ている
。
つの部分積を生成した後、ステップＳ２□で各部分積を
一括加算し、最後のステップＳＺＺで累算値を得ている
。
したがって、各部分積生成回路２１．２２での乗算実行
に際しては部分積の和を求める必要がなくなり、第１図
の例では（ＡｘＢ）＋ （ＣＸＤ）（７）演算全体で、
２人力加算は都合１回で済む。その結果、和演算の削減
分に相当して演算速度の高速化を図ることができる。
に際しては部分積の和を求める必要がなくなり、第１図
の例では（ＡｘＢ）＋ （ＣＸＤ）（７）演算全体で、
２人力加算は都合１回で済む。その結果、和演算の削減
分に相当して演算速度の高速化を図ることができる。
第３図は、上記部分積加算回路２３をワラスラリー回路
で構成した具体例である。この例ではふたつの部分積生
成回路２１．２２からの各部分積（ｅｔ、ｆ、’ ｇｉ
ｓ、ｈ６およびｌｉ、Ｊｉ、ｋｉ、ｌｉ）を、１６個
のフルアダー（全加算器Ｆ−Ａ、第４図（ａ）（ｂ）参
照）と１０個のハーフアダー（半加算器Ｈ−Ａ、第４図
（ｃ）（ｄ）参照）からなるワラスラリー回路２５によ
って多入力加算し、この加算結果（ｐ、〜Ｐ、 、Ｑ、
〜Ｑｌ）を１個の２人力加算回路２６で加算してふたつ
の部分積加算結果を得ている。
で構成した具体例である。この例ではふたつの部分積生
成回路２１．２２からの各部分積（ｅｔ、ｆ、’ ｇｉ
ｓ、ｈ６およびｌｉ、Ｊｉ、ｋｉ、ｌｉ）を、１６個
のフルアダー（全加算器Ｆ−Ａ、第４図（ａ）（ｂ）参
照）と１０個のハーフアダー（半加算器Ｈ−Ａ、第４図
（ｃ）（ｄ）参照）からなるワラスラリー回路２５によ
って多入力加算し、この加算結果（ｐ、〜Ｐ、 、Ｑ、
〜Ｑｌ）を１個の２人力加算回路２６で加算してふたつ
の部分積加算結果を得ている。
ワラスラリーは多入力加算を最終的に２人力加算の形に
変換する高速化手法であり、ある位（２０２１・・・・
・・）から次の位への桁上げ信号を常に次段の全加算器
（または半加算器）に入力することにより、桁上げ信号
の横方向伝播を高速化でき、演算時間の遅延を短縮でき
る特長がある。
変換する高速化手法であり、ある位（２０２１・・・・
・・）から次の位への桁上げ信号を常に次段の全加算器
（または半加算器）に入力することにより、桁上げ信号
の横方向伝播を高速化でき、演算時間の遅延を短縮でき
る特長がある。
第３図の場合の遅延時間は全加算器（または半加算器）
の段数分であり、段数は入力数（部分積の総信号数）に
よって決まる。すなわち、１つの全加算器を通る度に３
人力が２人力になるので、（２／３）’ ＝ （最大入
力数ｎ）・・・・・・■の関係から段数Ｍを求めればよ
く、第３図の段数は、２８の位が８人力で最大であるか
ら、上式■より段数は４段となる。参考までに次表に入
力数ｎと段数Ｍの関係を示す。
の段数分であり、段数は入力数（部分積の総信号数）に
よって決まる。すなわち、１つの全加算器を通る度に３
人力が２人力になるので、（２／３）’ ＝ （最大入
力数ｎ）・・・・・・■の関係から段数Ｍを求めればよ
く、第３図の段数は、２８の位が８人力で最大であるか
ら、上式■より段数は４段となる。参考までに次表に入
力数ｎと段数Ｍの関係を示す。
（不貞、以下余白）
第５図は、第３図における演算過程を示す図である。ふ
たつの部分積（ｅｔ 、ｆｉ 、ｇ８、ｈｉおよび１ｉ
ｓＪ□、ｋ、、ｌ、）は、ワラスラリー回路２５の多入
力加算によりふたつの数（Ｐ＋〜Ｐ ｓ 、Ｑ＋ 〜Ｑ
’？）に変換され、このふたつの数を２人力加算回路２
６によって加算する。部分積の和を含む加算演算を一括
して実行でき、少ない加算回数で積和演算（ＡｘＢ）
＋（ＣｘＤ）の答を得ることができる。
たつの部分積（ｅｔ 、ｆｉ 、ｇ８、ｈｉおよび１ｉ
ｓＪ□、ｋ、、ｌ、）は、ワラスラリー回路２５の多入
力加算によりふたつの数（Ｐ＋〜Ｐ ｓ 、Ｑ＋ 〜Ｑ
’？）に変換され、このふたつの数を２人力加算回路２
６によって加算する。部分積の和を含む加算演算を一括
して実行でき、少ない加算回数で積和演算（ＡｘＢ）
＋（ＣｘＤ）の答を得ることができる。
ここで、例えばふたつの部分積の和を別個に求めてこれ
を後から加算するようにした場合を考える。この場合、
第６図にその演算過程を示すように２人力加算を２回行
う必要があり演算速度の点で望ましくない。これに対し
て、本実施例ではその２人力加算の回数が第５図からも
明らかなように１回で済み、かかる速度低下の心配はな
い。
を後から加算するようにした場合を考える。この場合、
第６図にその演算過程を示すように２人力加算を２回行
う必要があり演算速度の点で望ましくない。これに対し
て、本実施例ではその２人力加算の回数が第５図からも
明らかなように１回で済み、かかる速度低下の心配はな
い。
但し、第５．６図を比べると、ワラスラリーの段数が第
５図（本実施例）のもので４段、第６図のもので２段と
なっており、段数差相当の速度差を生ずるが、この速度
差は２人力加算１回分に比べて充分に小さいので問題と
はならない。
５図（本実施例）のもので４段、第６図のもので２段と
なっており、段数差相当の速度差を生ずるが、この速度
差は２人力加算１回分に比べて充分に小さいので問題と
はならない。
また、乗算累積数を例えば４×４から８×８へと２倍に
増大した場合でも、ワラスラリー段数は１６人力相当の
６段（２倍の８段とはならない）で済むので、さらに演
算時間を短縮することができる。
増大した場合でも、ワラスラリー段数は１６人力相当の
６段（２倍の８段とはならない）で済むので、さらに演
算時間を短縮することができる。
なお、上記実施例では、ふたつの部分積を生成してこれ
を一括加算しているが、これに限らず、３つ以上の部分
積を生成してこれを一括加算するようにしてもよい。
を一括加算しているが、これに限らず、３つ以上の部分
積を生成してこれを一括加算するようにしてもよい。
本発明によれば、乗数と被乗数を乗算した後に、該乗算
によって得られた部分積を一括加算するように構成した
ので、乗算毎に部分積の和を求める必要がなくなり、演
算速度を高速化することができる。
によって得られた部分積を一括加算するように構成した
ので、乗算毎に部分積の和を求める必要がなくなり、演
算速度を高速化することができる。
第１〜６図は本発明に係る積和演算器の一実施例を示す
図であり、 第１図はそのブロック図、 第２図はその演算動作の流れ図、 第３図はその部分積加算回路の詳細図、第４図はその部
分積加算回路を構成する全加算器および半加算器を示す
図、 第５図はその演算過程を示す図、 第６図はその望ましくない構成の場合の演算過程を示す
図である。 第７．８図は従来例を示す図であり、 第７図はそのブロック図、 第８図はその演算動作の流れ図である。 ２０・・・・・・積和演算器、 ２１・・・・・・第１部分積生成回路（部分積生成部）
、２２・・・・・・第２部分積生成回路（部分積生成部
）、２３・・・・・・部分積加算回路（部分積加算部）
、２４・・・・・・累算器、 ２５・・・・・・ワラスラリー回路、 ２６・・・・・・２人力加算回路。 一実施例のブロック図 第１図 一実施例の演算動作の流れ図 第 図 士 十 ｙ Ｏ８ Ｃ。 （ｂ） （ｃｌ） 第 図 ＼ ／ 一実施例の演算過程を示す図 第 図 従来例のブロック図 第７図
図であり、 第１図はそのブロック図、 第２図はその演算動作の流れ図、 第３図はその部分積加算回路の詳細図、第４図はその部
分積加算回路を構成する全加算器および半加算器を示す
図、 第５図はその演算過程を示す図、 第６図はその望ましくない構成の場合の演算過程を示す
図である。 第７．８図は従来例を示す図であり、 第７図はそのブロック図、 第８図はその演算動作の流れ図である。 ２０・・・・・・積和演算器、 ２１・・・・・・第１部分積生成回路（部分積生成部）
、２２・・・・・・第２部分積生成回路（部分積生成部
）、２３・・・・・・部分積加算回路（部分積加算部）
、２４・・・・・・累算器、 ２５・・・・・・ワラスラリー回路、 ２６・・・・・・２人力加算回路。 一実施例のブロック図 第１図 一実施例の演算動作の流れ図 第 図 士 十 ｙ Ｏ８ Ｃ。 （ｂ） （ｃｌ） 第 図 ＼ ／ 一実施例の演算過程を示す図 第 図 従来例のブロック図 第７図
Claims (1)
- 【特許請求の範囲】 乗数と被乗数とを乗算して部分積を生成する複数の部分
積生成部と、 該複数の部分積生成部で生成した各部分積同士を加算す
る部分積加算部と、を具備することを特徴とする積和演
算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20063790A JPH0484264A (ja) | 1990-07-26 | 1990-07-26 | 積和演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20063790A JPH0484264A (ja) | 1990-07-26 | 1990-07-26 | 積和演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484264A true JPH0484264A (ja) | 1992-03-17 |
Family
ID=16427703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20063790A Pending JPH0484264A (ja) | 1990-07-26 | 1990-07-26 | 積和演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001188767A (ja) * | 1999-12-28 | 2001-07-10 | Fuji Xerox Co Ltd | ニューラルネットワーク演算装置及びニューラルネットワークの演算方法 |
| JP2020135175A (ja) * | 2019-02-15 | 2020-08-31 | 三菱電機株式会社 | ニューラルネットワーク回路 |
-
1990
- 1990-07-26 JP JP20063790A patent/JPH0484264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001188767A (ja) * | 1999-12-28 | 2001-07-10 | Fuji Xerox Co Ltd | ニューラルネットワーク演算装置及びニューラルネットワークの演算方法 |
| JP2020135175A (ja) * | 2019-02-15 | 2020-08-31 | 三菱電機株式会社 | ニューラルネットワーク回路 |
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