JPH0513409A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0513409A JPH0513409A JP15890091A JP15890091A JPH0513409A JP H0513409 A JPH0513409 A JP H0513409A JP 15890091 A JP15890091 A JP 15890091A JP 15890091 A JP15890091 A JP 15890091A JP H0513409 A JPH0513409 A JP H0513409A
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- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000000992 sputter etching Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 6
- 239000002245 particle Substances 0.000 description 10
- 238000003801 milling Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、Ａｕを主材料成分とする被加工層
をバリを生じさせずに容易に加工することが可能な半導
体装置の製造方法を提供することを目的とする。 【構成】 Ａｕを主材料成分とする配線層１２層上に所
定の厚さにＴｉ層１３を形成する。このＴｉ層１３上に
レジスト層１４を形成してこのレジスト層１４をパター
ンニングする。パターンニングされたこのレジスト層１
４をマスクとしてＴｉ層１３をＲＩＥ法により選択的に
除去する。パターンニングされたレジスト層１４を除去
し、露出したＴｉ層１３をマスクとして配線層１２をイ
オンミリング法により選択的に除去する。
をバリを生じさせずに容易に加工することが可能な半導
体装置の製造方法を提供することを目的とする。 【構成】 Ａｕを主材料成分とする配線層１２層上に所
定の厚さにＴｉ層１３を形成する。このＴｉ層１３上に
レジスト層１４を形成してこのレジスト層１４をパター
ンニングする。パターンニングされたこのレジスト層１
４をマスクとしてＴｉ層１３をＲＩＥ法により選択的に
除去する。パターンニングされたレジスト層１４を除去
し、露出したＴｉ層１３をマスクとして配線層１２をイ
オンミリング法により選択的に除去する。
Description
【０００１】
【産業上の利用分野】本発明はイオンミリング法により
被加工層をパターンニングする工程を有する半導体装置
の製造方法に関するものである。
被加工層をパターンニングする工程を有する半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】従来、このようなイオンミリング法は、
例えば、化合物半導体等のＩＣ製造において、Ａｕ系材
料を用いた配線層をパターンニングするために使用され
ている。図２にこのイオンミリング法を用いた配線形成
工程が示されている。
例えば、化合物半導体等のＩＣ製造において、Ａｕ系材
料を用いた配線層をパターンニングするために使用され
ている。図２にこのイオンミリング法を用いた配線形成
工程が示されている。
【０００３】Ａｕを主成分とする配線層２が絶縁膜１上
に形成され（図２（ａ）参照）、この配線層２上に直接
レジスト層３がさらに形成され、パターンニングされる
（同図（ｂ）参照）。次に、このレジスト層３をマスク
としたイオンミリング法によるエッチングにより、配線
層２がパターンニングされる（同図（ｃ）参照）。この
イオンミリング法は、物理的なスパッタリング効果によ
り配線層２を加工するものである。その後、このレジス
ト層３が除去されることにより、パターンニングされた
配線層２が得られ、配線形成が完了する（同図（ｄ）参
照）。
に形成され（図２（ａ）参照）、この配線層２上に直接
レジスト層３がさらに形成され、パターンニングされる
（同図（ｂ）参照）。次に、このレジスト層３をマスク
としたイオンミリング法によるエッチングにより、配線
層２がパターンニングされる（同図（ｃ）参照）。この
イオンミリング法は、物理的なスパッタリング効果によ
り配線層２を加工するものである。その後、このレジス
ト層３が除去されることにより、パターンニングされた
配線層２が得られ、配線形成が完了する（同図（ｄ）参
照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の配線形成方法においては、レジスト層３をマスクと
した配線層２のパターンニングの際に、イオンミリング
により配線層２から飛散したＡｕ粒子がレジスト層３の
側壁に再付着してしまう。このため、配線層２のパター
ンニング終了後、このレジスト層３が除去されると、レ
ジスト層３の側壁に再付着したＡｕ粒子がバリ２ａとな
って残存する（図２（ｄ）参照）。従って、パターンニ
ングされたこの配線層２上に絶縁膜を介して次の配線層
を形成しても、このバリ２ａが原因になって配線間にリ
ークが生じてしまう。
来の配線形成方法においては、レジスト層３をマスクと
した配線層２のパターンニングの際に、イオンミリング
により配線層２から飛散したＡｕ粒子がレジスト層３の
側壁に再付着してしまう。このため、配線層２のパター
ンニング終了後、このレジスト層３が除去されると、レ
ジスト層３の側壁に再付着したＡｕ粒子がバリ２ａとな
って残存する（図２（ｄ）参照）。従って、パターンニ
ングされたこの配線層２上に絶縁膜を介して次の配線層
を形成しても、このバリ２ａが原因になって配線間にリ
ークが生じてしまう。
【０００５】レジスト層３を薄く形成すればその側壁に
Ａｕ粒子が再付着しずらくなるため、このようなバリ２
ａの発生を低減させることは可能である。しかし、Ａｕ
粒子を主成分とする配線層２とレジスト層３との各ミリ
ング耐性の兼ね合いにより、１μｍ程度の通常の厚さの
配線層２を得ようとする場合には、レジスト層３の厚さ
を５０００オングストローム以下にすることは現実的に
出来ない状況にあった。
Ａｕ粒子が再付着しずらくなるため、このようなバリ２
ａの発生を低減させることは可能である。しかし、Ａｕ
粒子を主成分とする配線層２とレジスト層３との各ミリ
ング耐性の兼ね合いにより、１μｍ程度の通常の厚さの
配線層２を得ようとする場合には、レジスト層３の厚さ
を５０００オングストローム以下にすることは現実的に
出来ない状況にあった。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、Ａｕを主材料成分と
する被加工層上に所定の厚さにＴｉ層を形成する第１の
工程と、このＴｉ層上にレジスト層を形成してこのレジ
スト層をパターンニングする第２の工程と、パターンニ
ングされたこのレジスト層をマスクとしてＴｉ層を反応
性イオンエッチング法により選択的に除去する第３の工
程と、パターンニングされたレジスト層を除去し、露出
したＴｉ層をマスクとして被加工層をイオンミリング法
により選択的に除去する第４の工程とを備えて半導体装
置を製造するものである。
を解消するためになされたもので、Ａｕを主材料成分と
する被加工層上に所定の厚さにＴｉ層を形成する第１の
工程と、このＴｉ層上にレジスト層を形成してこのレジ
スト層をパターンニングする第２の工程と、パターンニ
ングされたこのレジスト層をマスクとしてＴｉ層を反応
性イオンエッチング法により選択的に除去する第３の工
程と、パターンニングされたレジスト層を除去し、露出
したＴｉ層をマスクとして被加工層をイオンミリング法
により選択的に除去する第４の工程とを備えて半導体装
置を製造するものである。
【０００７】
【作用】Ｔｉ層は被加工層の耐ミリング性との兼ね合い
により被加工層の厚さに比較して十分薄い所定の厚さに
形成され、レジスト層と同一パターン形状に形成され
る。この薄いＴｉ層がマスクとされて被加工層がイオン
ミリングされるため、薄いＴｉ層の側壁には被加工層か
ら飛散した粒子が再付着しずらくなる。また、被加工層
のイオンミリングによりＴｉ層も削られるため、Ｔｉ層
の側壁にたとえ飛散粒子が再付着したとしても、このイ
オンミリングによって同時に除去される。
により被加工層の厚さに比較して十分薄い所定の厚さに
形成され、レジスト層と同一パターン形状に形成され
る。この薄いＴｉ層がマスクとされて被加工層がイオン
ミリングされるため、薄いＴｉ層の側壁には被加工層か
ら飛散した粒子が再付着しずらくなる。また、被加工層
のイオンミリングによりＴｉ層も削られるため、Ｔｉ層
の側壁にたとえ飛散粒子が再付着したとしても、このイ
オンミリングによって同時に除去される。
【０００８】
【実施例】図１は本発明の一実施例による配線形成方法
を示す工程断面図であり、この配線形成方法を用いてＧ
ａＡｓＩＣを初めとする種々の半導体装置が製造され
る。
を示す工程断面図であり、この配線形成方法を用いてＧ
ａＡｓＩＣを初めとする種々の半導体装置が製造され
る。
【０００９】まず、絶縁膜１１上にＴｉ層が５００オン
グストロームの厚さに形成され、さらにこのＴｉ層上に
Ａｕ層が４５００〜９５００オングストロームの厚さに
形成される。これらＴｉ層およびＡｕ層により配線層１
２が形成され、この結果、配線層１２はＡｕを主材料成
分とする厚さ５０００〜１００００オングストロームの
層になる。次に、この配線層１２上に約２０００オング
ストロームの厚さのＴｉ層１３がウエハ全面に形成され
る（図１（ａ）参照）。このＴｉ層１３の厚さは配線層
１２の最大厚さの約１／５に設定されており、また、配
線層１２の最小厚さの１／５以上の厚さになっている。
グストロームの厚さに形成され、さらにこのＴｉ層上に
Ａｕ層が４５００〜９５００オングストロームの厚さに
形成される。これらＴｉ層およびＡｕ層により配線層１
２が形成され、この結果、配線層１２はＡｕを主材料成
分とする厚さ５０００〜１００００オングストロームの
層になる。次に、この配線層１２上に約２０００オング
ストロームの厚さのＴｉ層１３がウエハ全面に形成され
る（図１（ａ）参照）。このＴｉ層１３の厚さは配線層
１２の最大厚さの約１／５に設定されており、また、配
線層１２の最小厚さの１／５以上の厚さになっている。
【００１０】次に、このＴｉ層１３上にホトレジストが
１．３μｍの厚さに塗布され、これが所定の配線形状に
パターンニングされてレジスト層１４が形成される（同
図（ｂ）参照）。
１．３μｍの厚さに塗布され、これが所定の配線形状に
パターンニングされてレジスト層１４が形成される（同
図（ｂ）参照）。
【００１１】次に、このレジスト層１４をマスクとした
反応性イオンエッチング（ＲＩＥ）によりＴｉ層１３が
選択的に除去され、Ｔｉ層１３はレジスト層１４と同様
なパターン形状になる（同図（ｃ）参照）。ＴｉはＦ系
のガスと反応してＴｉＦ4 になり、容易に昇華するた
め、このＲＩＥ加工にはＣＦ4 ，ＳＦ6 等のＦ系ガスが
用いられる。また、Ａｕ系の材料はこのＦ系のガスに対
しては化学的に極めて安定であるため、下地になる配線
層１２はこのＲＩＥ加工の影響を全く受けない。また、
レジスト層１４もこれと同様にＲＩＥ加工の影響を受け
ず、レジスト層１４がこのＲＩＥ加工によって変形する
といったことはない。
反応性イオンエッチング（ＲＩＥ）によりＴｉ層１３が
選択的に除去され、Ｔｉ層１３はレジスト層１４と同様
なパターン形状になる（同図（ｃ）参照）。ＴｉはＦ系
のガスと反応してＴｉＦ4 になり、容易に昇華するた
め、このＲＩＥ加工にはＣＦ4 ，ＳＦ6 等のＦ系ガスが
用いられる。また、Ａｕ系の材料はこのＦ系のガスに対
しては化学的に極めて安定であるため、下地になる配線
層１２はこのＲＩＥ加工の影響を全く受けない。また、
レジスト層１４もこれと同様にＲＩＥ加工の影響を受け
ず、レジスト層１４がこのＲＩＥ加工によって変形する
といったことはない。
【００１２】次に、このレジスト層１４を除去してＴｉ
層１３を露出させる（同図（ｄ）参照）。このレジスト
層１４の除去は、有機溶剤を用いたウエットエッチング
やＯ2 ガスを用いたドライエッチングなどにより行われ
る。
層１３を露出させる（同図（ｄ）参照）。このレジスト
層１４の除去は、有機溶剤を用いたウエットエッチング
やＯ2 ガスを用いたドライエッチングなどにより行われ
る。
【００１３】次に、露出したＴｉ層１３をマスクとした
イオンミリングにより、配線層１２が選択的に除去され
る。このイオンミリングにおいては配線層１２のうちの
Ａｕ層のみが除去され、配線層１２のうちのＴｉ層は絶
縁膜１１上に薄く残ることになる。このため、配線層１
２上にマスクとして残ったＴｉ層１３および絶縁膜１１
上に残ったＴｉ層は上記と同様なＲＩＥ法により除去さ
れる。この結果、マスクとなったＴｉ層１３のパターン
形状と同一のパターン形状をした配線層１２が絶縁膜１
１上に形成され（同図（ｅ）参照）、配線形成が終了す
る。
イオンミリングにより、配線層１２が選択的に除去され
る。このイオンミリングにおいては配線層１２のうちの
Ａｕ層のみが除去され、配線層１２のうちのＴｉ層は絶
縁膜１１上に薄く残ることになる。このため、配線層１
２上にマスクとして残ったＴｉ層１３および絶縁膜１１
上に残ったＴｉ層は上記と同様なＲＩＥ法により除去さ
れる。この結果、マスクとなったＴｉ層１３のパターン
形状と同一のパターン形状をした配線層１２が絶縁膜１
１上に形成され（同図（ｅ）参照）、配線形成が終了す
る。
【００１４】本実施例によれば、上記のように、Ｔｉ層
１３は配線層１２の耐ミリング性との兼ね合いにより配
線層１２の厚さに比較して十分薄い厚さに形成されてい
る。つまり、Ａｕは毎分１０００オングストローム、Ｔ
ｉは毎分１５０オングストロームの厚さの層がイオンミ
リングにより除去され、Ｔｉの耐ミリング性はＡｕの５
倍以上の耐性を有している。従って、Ｔｉ層１３がＡｕ
系材料からなる配線層１２の１／５以上の厚さに設定さ
れていれば、配線層１２のイオンミリングが完全に終了
するまでの間、Ｔｉ層１３はエッチングマスクとして機
能し得る。すなわち、レジスト層１４と同一パターン形
状をした薄いＴｉ層１３がマスクとされて配線層１２は
イオンミリングされるため、この薄いＴｉ層１３の側壁
には配線層１２から飛散したＡｕ粒子が再付着しずらく
なる。また、配線層１２のイオンミリングによりＴｉ層
１３も多少削られるため、Ｔｉ層１３の側壁にたとえ飛
散粒子が再付着したとしても、このイオンミリングによ
り同時に除去される。この結果、配線層１２にはバリが
全く発生しなくなる。
１３は配線層１２の耐ミリング性との兼ね合いにより配
線層１２の厚さに比較して十分薄い厚さに形成されてい
る。つまり、Ａｕは毎分１０００オングストローム、Ｔ
ｉは毎分１５０オングストロームの厚さの層がイオンミ
リングにより除去され、Ｔｉの耐ミリング性はＡｕの５
倍以上の耐性を有している。従って、Ｔｉ層１３がＡｕ
系材料からなる配線層１２の１／５以上の厚さに設定さ
れていれば、配線層１２のイオンミリングが完全に終了
するまでの間、Ｔｉ層１３はエッチングマスクとして機
能し得る。すなわち、レジスト層１４と同一パターン形
状をした薄いＴｉ層１３がマスクとされて配線層１２は
イオンミリングされるため、この薄いＴｉ層１３の側壁
には配線層１２から飛散したＡｕ粒子が再付着しずらく
なる。また、配線層１２のイオンミリングによりＴｉ層
１３も多少削られるため、Ｔｉ層１３の側壁にたとえ飛
散粒子が再付着したとしても、このイオンミリングによ
り同時に除去される。この結果、配線層１２にはバリが
全く発生しなくなる。
【００１５】このように本実施例によれば、加工が難し
いと言われるＡｕ系材料からなる配線層１２のパターン
形成をバリを生じさせずに容易に行うことが可能にな
る。
いと言われるＡｕ系材料からなる配線層１２のパターン
形成をバリを生じさせずに容易に行うことが可能にな
る。
【００１６】
【発明の効果】以上説明したように本発明によれば、イ
オンミリングのマスクとなる薄いＴｉ層の側壁には被加
工層から飛散した粒子が再付着しずらくなる。また、被
加工層のイオンミリングによりＴｉ層も削られるため、
Ｔｉ層の側壁にたとえ飛散粒子が再付着したとしても、
このイオンミリングによって同時に除去される。
オンミリングのマスクとなる薄いＴｉ層の側壁には被加
工層から飛散した粒子が再付着しずらくなる。また、被
加工層のイオンミリングによりＴｉ層も削られるため、
Ｔｉ層の側壁にたとえ飛散粒子が再付着したとしても、
このイオンミリングによって同時に除去される。
【００１７】このため、Ａｕ系材料からなる被加工層を
バリを生じさせずに容易に加工することが可能になり、
また、従来の配線間リークの問題も解消される。
バリを生じさせずに容易に加工することが可能になり、
また、従来の配線間リークの問題も解消される。
【図１】本発明の一実施例による配線形成方法を用いた
半導体装置の製造方法を示す工程断面図である。
半導体装置の製造方法を示す工程断面図である。
【図２】従来の配線形成方法を用いた半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
１１…絶縁膜 １２…配線層 １３…Ｔｉ層 １４…レジスト層
Claims (1)
- 【特許請求の範囲】 【請求項１】 Ａｕを主材料成分とする被加工層上に所
定の厚さにＴｉ層を形成する第１の工程と、このＴｉ層
上にレジスト層を形成してこのレジスト層をパターンニ
ングする第２の工程と、パターンニングされたこのレジ
スト層をマスクとして前記Ｔｉ層を反応性イオンエッチ
ング法により選択的に除去する第３の工程と、パターン
ニングされた前記レジスト層を除去し露出した前記Ｔｉ
層をマスクとして前記被加工層をイオンミリング法によ
り選択的に除去する第４の工程とを備えたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890091A JPH0513409A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890091A JPH0513409A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513409A true JPH0513409A (ja) | 1993-01-22 |
Family
ID=15681822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15890091A Pending JPH0513409A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513409A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2006501523A (ja) * | 2002-10-03 | 2006-01-12 | ルーメラ・コーポレーション | ポリマー微細構造及びポリマー導波路の製造方法 |
| KR100978250B1 (ko) * | 2002-11-22 | 2010-08-26 | 엘지디스플레이 주식회사 | 패턴형성방법 및 이를 이용한 전기소자 제조방법 |
-
1991
- 1991-06-28 JP JP15890091A patent/JPH0513409A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2006501523A (ja) * | 2002-10-03 | 2006-01-12 | ルーメラ・コーポレーション | ポリマー微細構造及びポリマー導波路の製造方法 |
| KR100978250B1 (ko) * | 2002-11-22 | 2010-08-26 | 엘지디스플레이 주식회사 | 패턴형성방법 및 이를 이용한 전기소자 제조방법 |
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