JPH048457U - - Google Patents

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JPH048457U
JPH048457U JP1990049668U JP4966890U JPH048457U JP H048457 U JPH048457 U JP H048457U JP 1990049668 U JP1990049668 U JP 1990049668U JP 4966890 U JP4966890 U JP 4966890U JP H048457 U JPH048457 U JP H048457U
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current control
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【図面の簡単な説明】
第１図は本考案のホール素子装置の一実施例を
示す平面図、第２図は本実施例の要部断面図、第
３図は本考案の原理を示すＦＥＴの飽和特性の説
明図、第４図は一般的なホール素子の一例を示す
平面図、第５図は従来例のホール素子装置を示す
平面図である。 １１ａは入力電極、１２は出力電極、１３は入
力電極、１４は出力電極、１１ｂはＦＥＴとホー
ル素子の接続金属、１５はＦＥＴの活性層、１６
はホール素子の能動層、１７は基板、１８はフロ
ーテイングゲートを構成するゲート酸化膜、２１
はホール素子、２２はＦＥＴである。

Claims (1)

  1. 【実用新案登録請求の範囲】 半導体基板表面に平行に定電流を流し、かつこ
    の半導体基板表面に垂直方向に磁界を加えて、電
    流と磁界の両方向に対して直角な方向に起電力を
    生じるホール素子において、 前記半導体基板表面に平行に定電流を流す定電
    流制御素子を同一の半導体基板上に集積化し、 この定電流制御素子を、活性層上に形成した絶
    縁膜をフローテイングゲートとして有するＦＥＴ
    で構成したことを特徴とするホール素子装置。
JP1990049668U 1990-05-11 1990-05-11 ホール素子装置 Expired - Fee Related JPH0745973Y2 (ja)

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JPH048457U true JPH048457U (ja) 1992-01-27
JPH0745973Y2 JPH0745973Y2 (ja) 1995-10-18

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50142173A (ja) * 1974-05-02 1975-11-15
JPS5131073A (ja) * 1974-09-11 1976-03-16 Hitachi Ltd
JPH01107162U (ja) * 1988-01-08 1989-07-19

Patent Citations (3)

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JPS50142173A (ja) * 1974-05-02 1975-11-15
JPS5131073A (ja) * 1974-09-11 1976-03-16 Hitachi Ltd
JPH01107162U (ja) * 1988-01-08 1989-07-19

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