JPH0485926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0485926A JPH0485926A JP2202084A JP20208490A JPH0485926A JP H0485926 A JPH0485926 A JP H0485926A JP 2202084 A JP2202084 A JP 2202084A JP 20208490 A JP20208490 A JP 20208490A JP H0485926 A JPH0485926 A JP H0485926A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し 特にＭＯ８集積
回路の装置の製造に用いれば好適なものであム 従来の技術 近蝦 ＭＯ３ＬＳＩの発展にはめざましいも・のかあり
、特に低消費電力という長所を充分に生かせるという意
味合いで、その高集積化は他の半導体装置の追随を許さ
な（℃ 高集積化が進む中で、最近のＬＳＩ開発にとっ
て大きな問題の１つにトランジスタのショートチャネル
効果やバンチスルー現象がある。ショートチャネル効果
は素子の微細（Ｌ 特にゲート長の縮小にともないゲ
ート下のチャネル部領域の電荷がゲート電圧のみではな
くソース及びドレイン領域の空乏層電荷や電界及び電位
分布の影響を強く受は素子の特性を劣悪させる現象であ
ム このショートチャネル効果はゲート長とゲート酸化
膜厚 ソースドレイン拡散層の接合深さに大きく依存す
ム 一方パンチスルー現象はゲート長の縮小にともない
ソースドレイン拡散層距離が縮小し ソースの空乏層と
ドレインの空乏層が接続してしまし＼ ドレイン電流を
ゲート電圧では制御できなくなる現象である。
回路の装置の製造に用いれば好適なものであム 従来の技術 近蝦 ＭＯ３ＬＳＩの発展にはめざましいも・のかあり
、特に低消費電力という長所を充分に生かせるという意
味合いで、その高集積化は他の半導体装置の追随を許さ
な（℃ 高集積化が進む中で、最近のＬＳＩ開発にとっ
て大きな問題の１つにトランジスタのショートチャネル
効果やバンチスルー現象がある。ショートチャネル効果
は素子の微細（Ｌ 特にゲート長の縮小にともないゲ
ート下のチャネル部領域の電荷がゲート電圧のみではな
くソース及びドレイン領域の空乏層電荷や電界及び電位
分布の影響を強く受は素子の特性を劣悪させる現象であ
ム このショートチャネル効果はゲート長とゲート酸化
膜厚 ソースドレイン拡散層の接合深さに大きく依存す
ム 一方パンチスルー現象はゲート長の縮小にともない
ソースドレイン拡散層距離が縮小し ソースの空乏層と
ドレインの空乏層が接続してしまし＼ ドレイン電流を
ゲート電圧では制御できなくなる現象である。
従って、素子の微細化が要求されている現在、ショート
チャネル効果やバンチスルー現象を防ぐ半導体装置の製
造方法が望まれてぃも また 素子の微細化に伴い各種コンタクト径も縮小され
ていも ゲート多結晶シリコンのコンタクトも例外では
な（−半導体製造プロセス途中で多結晶シリコン表面に
所望せぬ不純物が混入したり酸化物が形成されると、素
子の微細化に伴いコンタクト特性の顕著な劣化が予想さ
れも 従って、ゲート多結晶シリコンのコンタクト特性
を安定して信頼性のある良好な特性を持つプロセスも要
望されていも 以下に従来のＮＭＯ８）ランジスタの製造方法の一例を
記す。第４図は従来ＮＭＯＳトランジスタの一例の構造
概略断面図であも 従来の製造技術（よ Ｐ型シリコン
基板４００にＮＭＯ３が形成されるＰウェル層４０１
（ＩＥＩ ５ｃｍ−’程度）を設（す、次に薄いゲー
ト酸化膜（１０ｎｍ〜２５ｎｍ）４０２を形成したｔＬ
ｃＶＤ法により多結晶シリコンを約３００ｎｍ程度堆積
し 次にＰＯＣｐｓ拡散により、前記多結晶シリコンに
燐を拡散する（約ＩＥ２０ｃｍ−” 〜ＩＥ２１ｃｍ−
’）。そして、フォトリソグラフィ技法及びエツチング
によりゲート電極加工を行う。次にゲート電極４０３を
マスクとして燐をイオン注入（加速電圧４０ＫｅＶ、注
入量１〜３ Ｅ ｌ ３ ｃ’ｍ−’ ） Ｌ、表面濃
度が〜ＩＥ１８ｃｍ−’程度になるようにｎ−層４０４
、すなわちＬＤＤ （Ｌｉｇｈｔ ｌｙ Ｄｏｐｅｄ
ｌ）ｒａｉｎ）層を形成する（同図（ａ））。次に基板
全面にＣＶＤ５ ｉ Ｏｘ １１を１５０ｎｍ 〜２５
０ｎｍ堆積した後、異方性エツチングつまり垂直方向の
みに前記ＣＶＤ５ｉ０２の堆積膜厚分をエツチングし
ゲート電極４０３の側面部に１５０ｎｍ〜２５Ｏｎｍ幅
のサイドウオール４０５を形成する。次に ヒ素（８０
ＫｅＶ、６Ｅ１５ｃｍ−” ）を注入しＮＭＯ３のソー
スドレイン４０６領域を形成すも その後ソース・ドレ
イン領域に注入した不純物を電気的に活性化するために
９００℃程度の高温で約３０〜４０分程度の熱処理を
行う（同図（ｂ））。つぎにリンガラス膜４０８を７０
０ｎｍ程度堆積して層間絶縁膜とする。次に この層間
絶縁膜４０８を平坦化するために９００℃程度で約３０
〜４０分程度リフローする。そして、フォトリソグラフ
ィ技法及びエツチングにより所望の箇所にソースドレイ
ン電極窓４０９、ゲート電極窓４１０を形成すも そし
てＡＬ−８ｉ−Ｃｕ４１１を８００ｎｍ程度堆種 加工
して電極とする。
チャネル効果やバンチスルー現象を防ぐ半導体装置の製
造方法が望まれてぃも また 素子の微細化に伴い各種コンタクト径も縮小され
ていも ゲート多結晶シリコンのコンタクトも例外では
な（−半導体製造プロセス途中で多結晶シリコン表面に
所望せぬ不純物が混入したり酸化物が形成されると、素
子の微細化に伴いコンタクト特性の顕著な劣化が予想さ
れも 従って、ゲート多結晶シリコンのコンタクト特性
を安定して信頼性のある良好な特性を持つプロセスも要
望されていも 以下に従来のＮＭＯ８）ランジスタの製造方法の一例を
記す。第４図は従来ＮＭＯＳトランジスタの一例の構造
概略断面図であも 従来の製造技術（よ Ｐ型シリコン
基板４００にＮＭＯ３が形成されるＰウェル層４０１
（ＩＥＩ ５ｃｍ−’程度）を設（す、次に薄いゲー
ト酸化膜（１０ｎｍ〜２５ｎｍ）４０２を形成したｔＬ
ｃＶＤ法により多結晶シリコンを約３００ｎｍ程度堆積
し 次にＰＯＣｐｓ拡散により、前記多結晶シリコンに
燐を拡散する（約ＩＥ２０ｃｍ−” 〜ＩＥ２１ｃｍ−
’）。そして、フォトリソグラフィ技法及びエツチング
によりゲート電極加工を行う。次にゲート電極４０３を
マスクとして燐をイオン注入（加速電圧４０ＫｅＶ、注
入量１〜３ Ｅ ｌ ３ ｃ’ｍ−’ ） Ｌ、表面濃
度が〜ＩＥ１８ｃｍ−’程度になるようにｎ−層４０４
、すなわちＬＤＤ （Ｌｉｇｈｔ ｌｙ Ｄｏｐｅｄ
ｌ）ｒａｉｎ）層を形成する（同図（ａ））。次に基板
全面にＣＶＤ５ ｉ Ｏｘ １１を１５０ｎｍ 〜２５
０ｎｍ堆積した後、異方性エツチングつまり垂直方向の
みに前記ＣＶＤ５ｉ０２の堆積膜厚分をエツチングし
ゲート電極４０３の側面部に１５０ｎｍ〜２５Ｏｎｍ幅
のサイドウオール４０５を形成する。次に ヒ素（８０
ＫｅＶ、６Ｅ１５ｃｍ−” ）を注入しＮＭＯ３のソー
スドレイン４０６領域を形成すも その後ソース・ドレ
イン領域に注入した不純物を電気的に活性化するために
９００℃程度の高温で約３０〜４０分程度の熱処理を
行う（同図（ｂ））。つぎにリンガラス膜４０８を７０
０ｎｍ程度堆積して層間絶縁膜とする。次に この層間
絶縁膜４０８を平坦化するために９００℃程度で約３０
〜４０分程度リフローする。そして、フォトリソグラフ
ィ技法及びエツチングにより所望の箇所にソースドレイ
ン電極窓４０９、ゲート電極窓４１０を形成すも そし
てＡＬ−８ｉ−Ｃｕ４１１を８００ｎｍ程度堆種 加工
して電極とする。
発明が解決しようとする課題
従来のＭＯＳトランジスタの製造方法であると、イオン
注入によりソース・ドレイン領域を形成しているた敢
及びその電気的活性化のための熱処理 またその後の平
坦下のためのリンガラス膜堆積後のりフロー時の熱処理
等のたム ソースドレイン拡散層は深くなる傾向にあも
（１μｍ近辺のデバイスでは拡散層は約０．２〜０．
３μｍ程度であム ）拡散層が深くなれば トランジス
タのショートチャネル効果やバンチスルー効果が助長さ
れまた今後の微細化・高集積化に伴ってその効果は顕著
に現れてくム その課題を解決するためにイオン注入の
加速エネルギーを減少させて拡散層を形成するという手
段が考えられる力＜、ＮＭＯ３，ＰＭＯ８両方の拡散層
ともＩＥ１５ｃｍ−”程度の高ドーズ量が必要であり低
加速エネルギーで実現するのは非常に困難であも 逆に
ドーズ量を減少して拡散層を浅くするという手段も考え
られる力（それでは拡散層の層抵抗が増加し 素子特性
の劣化を引き起こす。
注入によりソース・ドレイン領域を形成しているた敢
及びその電気的活性化のための熱処理 またその後の平
坦下のためのリンガラス膜堆積後のりフロー時の熱処理
等のたム ソースドレイン拡散層は深くなる傾向にあも
（１μｍ近辺のデバイスでは拡散層は約０．２〜０．
３μｍ程度であム ）拡散層が深くなれば トランジス
タのショートチャネル効果やバンチスルー効果が助長さ
れまた今後の微細化・高集積化に伴ってその効果は顕著
に現れてくム その課題を解決するためにイオン注入の
加速エネルギーを減少させて拡散層を形成するという手
段が考えられる力＜、ＮＭＯ３，ＰＭＯ８両方の拡散層
ともＩＥ１５ｃｍ−”程度の高ドーズ量が必要であり低
加速エネルギーで実現するのは非常に困難であも 逆に
ドーズ量を減少して拡散層を浅くするという手段も考え
られる力（それでは拡散層の層抵抗が増加し 素子特性
の劣化を引き起こす。
また 高濃度に不純物拡散されたゲート多結晶シリコン
の電極窓叡 素子の微細化が要望され縮小化がなされて
きていも それに伴って、製造プロセス途中で、多結晶
シリコン表面が酸化されたり、所望せぬ不純物汚染があ
ると、ゲート多結晶シリコン表面の不純物濃度が低くな
り、ゲート電極コンタクトの特性が劣悪になる可能性が
大きくなってきている。
の電極窓叡 素子の微細化が要望され縮小化がなされて
きていも それに伴って、製造プロセス途中で、多結晶
シリコン表面が酸化されたり、所望せぬ不純物汚染があ
ると、ゲート多結晶シリコン表面の不純物濃度が低くな
り、ゲート電極コンタクトの特性が劣悪になる可能性が
大きくなってきている。
本発明は 上述の問題点に鑑みて為されたもので、ソー
ス・ドレイン部の拡散層の深さを浅くする効果を有する
ことができ、またゲート多結晶シリコン表面の不純物濃
度を増加させ、ゲート電極窓のコンタクト抵抗を安定し
て提供することができる半導体装置の製造方法を提供す
ることを目的とすム 課題を解決するための手段 本発明は上述の問題点を解決するたぬ 半導体基板に不
純物層を形成する工程と、前記不純物層の一部にイオン
注入により非晶質層を形成する工程と、前記半導体基板
に熱処理を加え前記非晶質層に不純物を集結させる工程
とを有することを特徴とする半導体装置の製造方法であ
る。
ス・ドレイン部の拡散層の深さを浅くする効果を有する
ことができ、またゲート多結晶シリコン表面の不純物濃
度を増加させ、ゲート電極窓のコンタクト抵抗を安定し
て提供することができる半導体装置の製造方法を提供す
ることを目的とすム 課題を解決するための手段 本発明は上述の問題点を解決するたぬ 半導体基板に不
純物層を形成する工程と、前記不純物層の一部にイオン
注入により非晶質層を形成する工程と、前記半導体基板
に熱処理を加え前記非晶質層に不純物を集結させる工程
とを有することを特徴とする半導体装置の製造方法であ
る。
また第４族元素、フッ素、フッ化物、不活性ガスをイオ
ン注入することにより半導体基板を非晶質化することを
特徴とすム さらに詳述する七本発明（表 シリコン基板上にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコンを形成する工程と、前記多結晶シリコンに不純
物を拡散する工程と、前記多結晶シリコンをパターンニ
ングすることによりゲート電極を形成する工程と、前記
ゲート電極をマスクとしてイオン注入によりソースドレ
イン層を形成する工程と、前記半導体基板上不純物層及
びゲート電極の一部にイオン注入により非晶質層を形成
する工程と、前記半導体基板及びゲート電極に熱処理を
加え前記非晶質層に不純物を集結させる工程とを有する
ことを特徴とする半導体装置の製造方法であム 作用 本発明は上述の構成によって、所望の位置に不純物拡散
層を集結させることができ、従って容易間 ソースドレ
イン拡散層の深さを浅くすることができ、ショートチャ
ネル効果及びバンチスルー現象を抑制でき、さらにゲー
ト多結晶シリコンの電極窓コンタクト特性も安定して提
供でき、特性が良好で信頼性の高い微細な半導体装置を
得ることが可能となも 実施例 以下、図面を参照して本発明の半導体装置の製造方法に
ついて詳細に説明すも 簡単のた数 本発明をＮＭＯ３
に採用した例を記載すム第１図（ａ、）では Ｐ型シリ
コン基板１． ＯＯにＮＭＯ３が形成されるＰウェル層
１０１１０１（ＩＥＩ５”程度）を設けも 薄いゲート
酸化膜１０２ （１０ｎｍ 〜２５ ｎｍ）を形成した
後、ＣＶＤ法により多結晶シリコンを〜３００ｎｍ堆積
す４その後ＰＯＣＩｓ拡散により多結晶シリコンに燐を
約ＩＥ２１ｃｍ−”程度ドープして低抵抗化を行う。
ン注入することにより半導体基板を非晶質化することを
特徴とすム さらに詳述する七本発明（表 シリコン基板上にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコンを形成する工程と、前記多結晶シリコンに不純
物を拡散する工程と、前記多結晶シリコンをパターンニ
ングすることによりゲート電極を形成する工程と、前記
ゲート電極をマスクとしてイオン注入によりソースドレ
イン層を形成する工程と、前記半導体基板上不純物層及
びゲート電極の一部にイオン注入により非晶質層を形成
する工程と、前記半導体基板及びゲート電極に熱処理を
加え前記非晶質層に不純物を集結させる工程とを有する
ことを特徴とする半導体装置の製造方法であム 作用 本発明は上述の構成によって、所望の位置に不純物拡散
層を集結させることができ、従って容易間 ソースドレ
イン拡散層の深さを浅くすることができ、ショートチャ
ネル効果及びバンチスルー現象を抑制でき、さらにゲー
ト多結晶シリコンの電極窓コンタクト特性も安定して提
供でき、特性が良好で信頼性の高い微細な半導体装置を
得ることが可能となも 実施例 以下、図面を参照して本発明の半導体装置の製造方法に
ついて詳細に説明すも 簡単のた数 本発明をＮＭＯ３
に採用した例を記載すム第１図（ａ、）では Ｐ型シリ
コン基板１． ＯＯにＮＭＯ３が形成されるＰウェル層
１０１１０１（ＩＥＩ５”程度）を設けも 薄いゲート
酸化膜１０２ （１０ｎｍ 〜２５ ｎｍ）を形成した
後、ＣＶＤ法により多結晶シリコンを〜３００ｎｍ堆積
す４その後ＰＯＣＩｓ拡散により多結晶シリコンに燐を
約ＩＥ２１ｃｍ−”程度ドープして低抵抗化を行う。
次に前記多結晶シリコン膜をフォトリソグラフィ技法及
びエツチングによりゲート電極加工を行う。
びエツチングによりゲート電極加工を行う。
次に このゲート電極１０３をマスクにして、燐をイオ
ン注入（加速電圧４０ＫｅＶ、注入量１〜３Ｅ１３ｃｍ
−”）ｌ−表面濃度が〜ＩＥ１８ｃｍ−３程度になるよ
うにｎ−層１０４を形成しＬＤＤ層とすム 次に第１図（ｂ）で（よ 基板全面に絶縁膜例えばＣＶ
Ｄ５ｉ０２膜を１５０〜２５０ｎｍ堆積した衡 異方性
のエツチングつまり垂直方向のみに前記ＣＶＤＳｉＯ２
の堆積膜厚分をエツチングし ゲート電極１０３の側壁
に１５０〜２５Ｏｎｍ幅のサイドウオール１０５を形成
す４ 次に前記サイドウオール付きゲート電極をマスク
としてヒ素（８０ＫｅＶ、 ６Ｅ１５ｃｍ−”）を注入
しＮＭＯ８のソースドレイン１０６領域を形成すも次に
第１図（Ｃ）で（よ この工程が本発明の特徴の１つで
ある力交 ソースドレイン層及びゲート電極にシリコン
を例えば４０ ｋ ｅ Ｖ、 ２ Ｅ １５ ｃｍ−
’でイオン注入すム ソースドレイン層及びゲート多結
晶シリコン中ではその飛程距離より、半導体基板中眠
ゲート多結晶シリコン表面より約５０ｎｍ程度のところ
に非晶質層１０７が形成される。
ン注入（加速電圧４０ＫｅＶ、注入量１〜３Ｅ１３ｃｍ
−”）ｌ−表面濃度が〜ＩＥ１８ｃｍ−３程度になるよ
うにｎ−層１０４を形成しＬＤＤ層とすム 次に第１図（ｂ）で（よ 基板全面に絶縁膜例えばＣＶ
Ｄ５ｉ０２膜を１５０〜２５０ｎｍ堆積した衡 異方性
のエツチングつまり垂直方向のみに前記ＣＶＤＳｉＯ２
の堆積膜厚分をエツチングし ゲート電極１０３の側壁
に１５０〜２５Ｏｎｍ幅のサイドウオール１０５を形成
す４ 次に前記サイドウオール付きゲート電極をマスク
としてヒ素（８０ＫｅＶ、 ６Ｅ１５ｃｍ−”）を注入
しＮＭＯ８のソースドレイン１０６領域を形成すも次に
第１図（Ｃ）で（よ この工程が本発明の特徴の１つで
ある力交 ソースドレイン層及びゲート電極にシリコン
を例えば４０ ｋ ｅ Ｖ、 ２ Ｅ １５ ｃｍ−
’でイオン注入すム ソースドレイン層及びゲート多結
晶シリコン中ではその飛程距離より、半導体基板中眠
ゲート多結晶シリコン表面より約５０ｎｍ程度のところ
に非晶質層１０７が形成される。
次に９００℃、３０分程度の熱処理を加える。そうする
と、第１図（ｄ）に示すようにソースドレイン層では非
晶質層１０７に燐やヒ素がパイルアップして、ソースド
レイン層表面から約５０ｎｍ程度のところの濃度が高く
なり、 （この高くなった原因は半導体基板中の不純物
（この場合は燐ヒ素）が集まったから）ソースドレイン
拡散層を浅くすることができるのであも また ゲート
多結晶シリコン１０３中でも同様の現象が起きる。
と、第１図（ｄ）に示すようにソースドレイン層では非
晶質層１０７に燐やヒ素がパイルアップして、ソースド
レイン層表面から約５０ｎｍ程度のところの濃度が高く
なり、 （この高くなった原因は半導体基板中の不純物
（この場合は燐ヒ素）が集まったから）ソースドレイン
拡散層を浅くすることができるのであも また ゲート
多結晶シリコン１０３中でも同様の現象が起きる。
例えばこの熱処理前にゲート多結晶シリコン中に不純物
や、多結晶シリコン表面に酸化膜などができて、表面の
不純物濃度（この場合は燐濃度）が低くなったとしても
（コンタクト抵抗の異常増加が予想される）、本発明を
用いることによりゲート多結晶シリコン表面から約５０
ｎｍ程度の位置の不純物濃度（この場合は燐濃度）を高
めることができ、ゲート多結晶シリコン電極のコンタク
ト特性を安定して良好に提供することができも イオン
種としてシリコンを用いた力丈 その他の第４族元秦
もしくは第４族のフッ化物を用いても良（ち また フ
ッ素などの原子量が小さい物質でＬその導伝型の影響が
デバイスに悪影響を及ぼさないので、非晶質形成用イオ
ン注入材料に使用しても良ｔ℃ また不活性ガスを非晶
質形成用イオン注入材料に使用して゛を良（〜 またソ
ースドレイン層とゲート多結晶シリコンの導電型が同じ
であればその導電型と同じイオン種や同導電型のフッ化
物を用いても良いことは言うまでもなしもその抵 第１
図（ｅ）で（よ リンガラス膜１０８を７００ｎｍ程度
堆積して層間絶縁膜とし 次にこの層間絶縁膜を平坦化
するために９００℃程度で約３０〜４０程度度リフロー
すも そして、フォトリソグラフィ技法及びエツチング
により所望の箇所にソースドレイン電極窓１０９、ゲー
ト電極窓１１０を形成すム そしてＡＬ−８ｉ−Ｃｕ膜
１１１を８００ ｎｍ程度堆積 加工して電極とすム 非晶質層に不純物が集まるという現象のデータを補足し
ておく。燐拡散したゲート多結晶シリコン中に逆導電型
のフッ化物であるＢＦ２を注入し熱処理を行った実験結
果を示す。この実験（よ Ｎ型ゲート多結晶シリコン中
にＢなどの逆導電型（Ｐ型）の不純物がまいこんで来た
場合を想定して（単にＢ汚染のみでは異常なコンタクト
抵抗増加が予想されも ）、そこに本発明の特徴である
イオン注入により非晶質層をつくり熱処理を行うとゲー
ト多結晶シリコンのコンタクト抵抗はどうなるかという
実験と等価であも 実験の内容を詳しく述べると、 ３
Ｅ２０ｃｍ−”程度に高濃度に燐拡散した多結晶シリコ
ン３００ ｎｍにＢＦ２を注入しない試料と、 ４０ｋ
ｅＶ、３Ｅ１５ｃｍ−’で注入した試料を作成し その
衡 ９００℃でＮ２雰囲気中で４０分熱処理を加えた
そして、層間罠 コンタクト、アルミ電極を形成した
第２図に２つの試料のケルビン法による２、０μｍ口の
多結晶シリコンとアルミ電極のコンタクト抵抗の結果を
示す。
や、多結晶シリコン表面に酸化膜などができて、表面の
不純物濃度（この場合は燐濃度）が低くなったとしても
（コンタクト抵抗の異常増加が予想される）、本発明を
用いることによりゲート多結晶シリコン表面から約５０
ｎｍ程度の位置の不純物濃度（この場合は燐濃度）を高
めることができ、ゲート多結晶シリコン電極のコンタク
ト特性を安定して良好に提供することができも イオン
種としてシリコンを用いた力丈 その他の第４族元秦
もしくは第４族のフッ化物を用いても良（ち また フ
ッ素などの原子量が小さい物質でＬその導伝型の影響が
デバイスに悪影響を及ぼさないので、非晶質形成用イオ
ン注入材料に使用しても良ｔ℃ また不活性ガスを非晶
質形成用イオン注入材料に使用して゛を良（〜 またソ
ースドレイン層とゲート多結晶シリコンの導電型が同じ
であればその導電型と同じイオン種や同導電型のフッ化
物を用いても良いことは言うまでもなしもその抵 第１
図（ｅ）で（よ リンガラス膜１０８を７００ｎｍ程度
堆積して層間絶縁膜とし 次にこの層間絶縁膜を平坦化
するために９００℃程度で約３０〜４０程度度リフロー
すも そして、フォトリソグラフィ技法及びエツチング
により所望の箇所にソースドレイン電極窓１０９、ゲー
ト電極窓１１０を形成すム そしてＡＬ−８ｉ−Ｃｕ膜
１１１を８００ ｎｍ程度堆積 加工して電極とすム 非晶質層に不純物が集まるという現象のデータを補足し
ておく。燐拡散したゲート多結晶シリコン中に逆導電型
のフッ化物であるＢＦ２を注入し熱処理を行った実験結
果を示す。この実験（よ Ｎ型ゲート多結晶シリコン中
にＢなどの逆導電型（Ｐ型）の不純物がまいこんで来た
場合を想定して（単にＢ汚染のみでは異常なコンタクト
抵抗増加が予想されも ）、そこに本発明の特徴である
イオン注入により非晶質層をつくり熱処理を行うとゲー
ト多結晶シリコンのコンタクト抵抗はどうなるかという
実験と等価であも 実験の内容を詳しく述べると、 ３
Ｅ２０ｃｍ−”程度に高濃度に燐拡散した多結晶シリコ
ン３００ ｎｍにＢＦ２を注入しない試料と、 ４０ｋ
ｅＶ、３Ｅ１５ｃｍ−’で注入した試料を作成し その
衡 ９００℃でＮ２雰囲気中で４０分熱処理を加えた
そして、層間罠 コンタクト、アルミ電極を形成した
第２図に２つの試料のケルビン法による２、０μｍ口の
多結晶シリコンとアルミ電極のコンタクト抵抗の結果を
示す。
ＢＦ２を４０ｋｅＶ、３Ｅ１５ｃｍ−”の条件で注入し
たものと、全く注入しない試料のコンタクト抵抗の差は
約３倍程度の増加にとどまった 前記条件でＢＦ２を注
入するとＢの多結晶シリコン表面の濃度は はぼＰ（燐
）の濃度と同程度の約３Ｅ２０ｃｍ−’と予想され 相
殺効果により抵抗の異常増加が予想されるところであム
しかし 実際は約３倍程度の増加にとどまつ九 第３図に燐ドープ多結晶シリコンにＢＦ２を４０ｋｅＶ
、３Ｅ１５ｃｍ−”で注入した試料のＰ（燐）、Ｂ、Ｆ
のＳＩＭＳ分析結果を示す。同図から明らかな様にＢＦ
２の注入により表面のＰ （燐）がパイルアップ３００
していることがわかる。これ（よ多結晶シリコン表面か
ら約１００ ｎｍ程度のところがＢＦ２注入により非晶
質化し その後の熱処理によってＰ（燐）がパイルアッ
プしたのであ４そのた＆ＢよりＰ（燐）が多結晶シリコ
ン表面の濃度が高くなり、予想したよりコンタクト抵抗
の増加がみられなかった 上記に説明したようく 熱処理により非晶質化部分に不
純物が集まるといった現象を本発明は利用し 安定なゲ
ート多結晶シリコンコンタクト特性を得ることができも
またソースドレイン層を浅くする効果を有しており、
パンチスルー現象やショートチャネル効果を生じない安
定して良好な半導体装置を提供することができ理想的な
半導体装置の製造方法を提供することができも さらに
本発明の非晶質層形成イオン注入後に行う熱処理とは
ソースドレイン層活性化に従来必要な熱処理であり、結
局工程的には非晶質化層形成イオン注入のみの工程が増
えるだけて 特にスルーブツトには大差はなしＴ。
たものと、全く注入しない試料のコンタクト抵抗の差は
約３倍程度の増加にとどまった 前記条件でＢＦ２を注
入するとＢの多結晶シリコン表面の濃度は はぼＰ（燐
）の濃度と同程度の約３Ｅ２０ｃｍ−’と予想され 相
殺効果により抵抗の異常増加が予想されるところであム
しかし 実際は約３倍程度の増加にとどまつ九 第３図に燐ドープ多結晶シリコンにＢＦ２を４０ｋｅＶ
、３Ｅ１５ｃｍ−”で注入した試料のＰ（燐）、Ｂ、Ｆ
のＳＩＭＳ分析結果を示す。同図から明らかな様にＢＦ
２の注入により表面のＰ （燐）がパイルアップ３００
していることがわかる。これ（よ多結晶シリコン表面か
ら約１００ ｎｍ程度のところがＢＦ２注入により非晶
質化し その後の熱処理によってＰ（燐）がパイルアッ
プしたのであ４そのた＆ＢよりＰ（燐）が多結晶シリコ
ン表面の濃度が高くなり、予想したよりコンタクト抵抗
の増加がみられなかった 上記に説明したようく 熱処理により非晶質化部分に不
純物が集まるといった現象を本発明は利用し 安定なゲ
ート多結晶シリコンコンタクト特性を得ることができも
またソースドレイン層を浅くする効果を有しており、
パンチスルー現象やショートチャネル効果を生じない安
定して良好な半導体装置を提供することができ理想的な
半導体装置の製造方法を提供することができも さらに
本発明の非晶質層形成イオン注入後に行う熱処理とは
ソースドレイン層活性化に従来必要な熱処理であり、結
局工程的には非晶質化層形成イオン注入のみの工程が増
えるだけて 特にスルーブツトには大差はなしＴ。
以上のように従来は熱処理を加えることにより、ソース
ドレイン拡散層が深くなっていた力丈 本発明を用いる
と熱処理を加えても拡散層は深くならず、また非晶質化
を行−ライオン注入の条件を変えるだけで所望の位置の
不純物層の濃度を増やすことができも すなわち工程が
簡単でしかも所望の位置 特に浅い位置にも拡散層を形
成することができ、またゲート多結晶シリコンのコンタ
クト特性も安定して良好に提供することができる。
ドレイン拡散層が深くなっていた力丈 本発明を用いる
と熱処理を加えても拡散層は深くならず、また非晶質化
を行−ライオン注入の条件を変えるだけで所望の位置の
不純物層の濃度を増やすことができも すなわち工程が
簡単でしかも所望の位置 特に浅い位置にも拡散層を形
成することができ、またゲート多結晶シリコンのコンタ
クト特性も安定して良好に提供することができる。
な耘 本実施例ではＮＭＯ３を例にして説明しため（Ｐ
ＭＯＳトランジスタのソースドレイン、ゲート多結晶シ
リコンにも採用して良いことは言うまでもな（ち また
本実施例はウェル構造を持つＭＯＳ）ランジスタの製造
方法を記した力（基板導伝型をうまく使えば すなわち
ＮＭＯ３にはＰ型基板を、ＰＭＯ３にはＮ型基板を用い
ればウェル構造は特に必要ではなｔ％、 又 ウェル
構造の使用有無により基板導伝型はＮ、 Ｐどちらで
も良（℃また本実施例ではソースドレイン層とゲート多
結晶シリコンの導伝型が同じ例を示した力（違っていて
も構わなＬｙ Ｌかし その場合は非晶質層形成イオ
ン注入はシリコンなどの第４族元素力＼第４族元素のフ
ッ化物 または不活性ガスであることが望ましく兎 も
しく（ヨ ソースドレイン層非晶質層形成イオン注入
と、ゲート多結晶非晶質層形成イオン注入とは分けて行
ってもよｔ℃また 本発明をＣＭＯ３構造で行ってもよ
し〜その際 非晶質層形成イオン注入材料はシリコンな
どの第４族元稟 フッ稟 第４族元素のフッ化物 また
は不活性ガスなどが望ましＩ、％ もしくｃムＮＭＯ
３のソースドレイン、Ｎ型ゲート多結晶シリコンを非晶
質化するときにはＮ型のイオン種またはそのフッ化物で
注入Ｌ ＰＭＯ３のソースドレイン、Ｐ型ゲート多結
晶シリコンを非晶質化するときはＰ型のイオン種または
そのフッ化物を注入すれば良しｔ また 本発明の実施例はＬＤＤ構造を有する半導体装置
であった力交 特にＤＤＤ （Ｄｏｕ ｂ ｌ ｅＤｉ
ｆｆｕｓｅｄ Ｄｒａｉｎ）構造を持つ半導体装置
単一ドレイン型半導体装置でも良いことは言うまでもな
ｔ′Ｖ） 発明の効果 以上の説明から明らかなようζζ 本発明によれば ソ
ース・ドレイン拡散層の深さを浅くでき、ショートチャ
ネル効果及びバンチスルー効果を抑制でき、さらにゲー
ト多結晶シリコン表面のコンタクト特性を安定して良好
な信頼性の高い微細な半導体装置を得ることが可能とな
ム
ＭＯＳトランジスタのソースドレイン、ゲート多結晶シ
リコンにも採用して良いことは言うまでもな（ち また
本実施例はウェル構造を持つＭＯＳ）ランジスタの製造
方法を記した力（基板導伝型をうまく使えば すなわち
ＮＭＯ３にはＰ型基板を、ＰＭＯ３にはＮ型基板を用い
ればウェル構造は特に必要ではなｔ％、 又 ウェル
構造の使用有無により基板導伝型はＮ、 Ｐどちらで
も良（℃また本実施例ではソースドレイン層とゲート多
結晶シリコンの導伝型が同じ例を示した力（違っていて
も構わなＬｙ Ｌかし その場合は非晶質層形成イオ
ン注入はシリコンなどの第４族元素力＼第４族元素のフ
ッ化物 または不活性ガスであることが望ましく兎 も
しく（ヨ ソースドレイン層非晶質層形成イオン注入
と、ゲート多結晶非晶質層形成イオン注入とは分けて行
ってもよｔ℃また 本発明をＣＭＯ３構造で行ってもよ
し〜その際 非晶質層形成イオン注入材料はシリコンな
どの第４族元稟 フッ稟 第４族元素のフッ化物 また
は不活性ガスなどが望ましＩ、％ もしくｃムＮＭＯ
３のソースドレイン、Ｎ型ゲート多結晶シリコンを非晶
質化するときにはＮ型のイオン種またはそのフッ化物で
注入Ｌ ＰＭＯ３のソースドレイン、Ｐ型ゲート多結
晶シリコンを非晶質化するときはＰ型のイオン種または
そのフッ化物を注入すれば良しｔ また 本発明の実施例はＬＤＤ構造を有する半導体装置
であった力交 特にＤＤＤ （Ｄｏｕ ｂ ｌ ｅＤｉ
ｆｆｕｓｅｄ Ｄｒａｉｎ）構造を持つ半導体装置
単一ドレイン型半導体装置でも良いことは言うまでもな
ｔ′Ｖ） 発明の効果 以上の説明から明らかなようζζ 本発明によれば ソ
ース・ドレイン拡散層の深さを浅くでき、ショートチャ
ネル効果及びバンチスルー効果を抑制でき、さらにゲー
ト多結晶シリコン表面のコンタクト特性を安定して良好
な信頼性の高い微細な半導体装置を得ることが可能とな
ム
第１図は本発明の一実施例に於けるＮＭＯ３トランジス
タのプロセスフロー断面図 第２図は燐ドープ多結晶シ
リコンにＢＦ２を注入したときと注入しない時のケルビ
ン法によるコンタクト抵抗特性医 第３図は燐ドープ多
結晶シリコンにＢＦ２を注入したときのＰ（燐’）、Ｂ
、ＦのＳＩＭＳ分析特性医 第４図は従来の製造方法を
用いて作成したＮＭＯ３）ランジスタの構造断面図であ
も１００．４００・・・シリコン基板 １０１．４０１
・・・Ｐウェル慰 １０２，４０２・・・ゲート酸化Ｉ
Ｌ１０３．４０３・・・ブート電極 １０４，４０４・
・・ｎ−胤１０５．４０５・・・サイドウオール（Ｃｖ
ＤＳｉ０２膜）、 １０６，４０６・・・ソースドレイ
ン＠ １０７・・・非晶質Ｊｉ １０８，４０８・
・・リンガラス［１０９，４０９ソースドレイン電極λ
１１０，４１０・・・ゲート電極窓１１１，４１１−
ＡＬ−８１−ＣｕＷＬ ３００・・・燐のバイルアッス 代理人の氏名 弁理士 粟野重孝 ほか１名１０３ ブ
ート電極 １００ビ型シリつン暴板 第 図 ｒｏｑ ＼ノースト１．イン電ｌ◆弓でＣ０ＮｃＥＮＴ
ＲＡＴＥＯＮ （ａｔｏｍｓ／ｃｃン第 図 １５Ｆど江λＮ （ｃｍ−と〕 第 図
タのプロセスフロー断面図 第２図は燐ドープ多結晶シ
リコンにＢＦ２を注入したときと注入しない時のケルビ
ン法によるコンタクト抵抗特性医 第３図は燐ドープ多
結晶シリコンにＢＦ２を注入したときのＰ（燐’）、Ｂ
、ＦのＳＩＭＳ分析特性医 第４図は従来の製造方法を
用いて作成したＮＭＯ３）ランジスタの構造断面図であ
も１００．４００・・・シリコン基板 １０１．４０１
・・・Ｐウェル慰 １０２，４０２・・・ゲート酸化Ｉ
Ｌ１０３．４０３・・・ブート電極 １０４，４０４・
・・ｎ−胤１０５．４０５・・・サイドウオール（Ｃｖ
ＤＳｉ０２膜）、 １０６，４０６・・・ソースドレイ
ン＠ １０７・・・非晶質Ｊｉ １０８，４０８・
・・リンガラス［１０９，４０９ソースドレイン電極λ
１１０，４１０・・・ゲート電極窓１１１，４１１−
ＡＬ−８１−ＣｕＷＬ ３００・・・燐のバイルアッス 代理人の氏名 弁理士 粟野重孝 ほか１名１０３ ブ
ート電極 １００ビ型シリつン暴板 第 図 ｒｏｑ ＼ノースト１．イン電ｌ◆弓でＣ０ＮｃＥＮＴ
ＲＡＴＥＯＮ （ａｔｏｍｓ／ｃｃン第 図 １５Ｆど江λＮ （ｃｍ−と〕 第 図
Claims (11)
- （１）半導体基板に不純物層を形成する工程と、前記不
純物層の一部にイオン注入により非晶質層を形成する工
程と、前記半導体基板に熱処理を加え前記非晶質層に不
純物を集結させる工程とを有することを特徴とする半導
体装置の製造方法。 - （２）第４族元素をイオン注入することにより半導体基
板を非晶質化することを特徴とする請求項１記載の半導
体装置の製造方法。 - （３）フッ素をイオン注入することにより半導体基板を
非晶質化することを特徴とする請求項１記載の半導体装
置の製造方法。 - （４）フッ化物をイオン注入することにより半導体基板
を非晶質化することを特徴とする請求項１記載の半導体
装置の製造方法。 - （５）不活性ガスをイオン注入することにより半導体基
板を非晶質化することを特徴とする請求項１記載の半導
体装置の製造方法。 - （６）シリコン基板上にゲート酸化膜を形成する工程と
、前記ゲート酸化膜上に多結晶シリコンを形成する工程
と、前記多結晶シリコンに不純物を拡散する工程と、前
記多結晶シリコンをパターンニングすることによりゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
てイオン注入によりソースドレイン層を形成する工程と
、前記半導体基板上不純物層及びゲート電極の一部にイ
オン注入により非晶質層を形成する工程と、前記半導体
基板及びゲート電極に熱処理を加え前記非晶質層に不純
物を集結させる工程とを有することを特徴とする半導体
装置の製造方法。 - （７）第４族元素をイオン注入することにより半導体基
板を非晶質化することを特徴とする請求項６記載の半導
体装置の製造方法。 - （８）フッ素をイオン注入することにより半導体基板を
非晶質化することを特徴とする請求項６記載の半導体装
置の製造方法。 - （９）不活性ガスをイオン注入することにより半導体基
板を非晶質化することを特徴とする請求項６記載の半導
体装置の製造方法。 - （１０）ソースドレイン層とゲート電極不純物の導電型
が同一で、非晶質層形成イオン注入のイオン種が前記導
電型と同一であることを特徴とする請求項６記載の半導
体装置の製造方法。 - （１１）ソースドレイン層とゲート電極不純物の導電型
が同一で、非晶質層形成イオン注入のイオン種が前記導
電型と同一のフッ化物であることを特徴とする請求項６
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202084A JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202084A JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485926A true JPH0485926A (ja) | 1992-03-18 |
| JP3052348B2 JP3052348B2 (ja) | 2000-06-12 |
Family
ID=16451701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202084A Expired - Fee Related JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052348B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204161A (ja) * | 1992-10-19 | 1994-07-22 | Hyundai Electron Ind Co Ltd | 半導体素子のソース／ドレイン形成方法 |
| US7138322B2 (en) | 2003-03-04 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and fabrication method therefor |
-
1990
- 1990-07-30 JP JP2202084A patent/JP3052348B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204161A (ja) * | 1992-10-19 | 1994-07-22 | Hyundai Electron Ind Co Ltd | 半導体素子のソース／ドレイン形成方法 |
| US7138322B2 (en) | 2003-03-04 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and fabrication method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052348B2 (ja) | 2000-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |