JPH0486939U - - Google Patents
Info
- Publication number
- JPH0486939U JPH0486939U JP12748490U JP12748490U JPH0486939U JP H0486939 U JPH0486939 U JP H0486939U JP 12748490 U JP12748490 U JP 12748490U JP 12748490 U JP12748490 U JP 12748490U JP H0486939 U JPH0486939 U JP H0486939U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- computer
- data
- data output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Description
第1図はこの考案の一実施例による出力制御回
路を示す図、第2図は従来の出力制御回路を示す
図である。 1は計算機、2はデータバス、3はアドレスバ
ス、5aは出力回路、6はアドレスデコーダ、8
は出力保護回路、11は保持回路、12は比較デ
ータ、13は差動回路、14はゲート信号、15
はゲート回路、16はラツチ回路である。なお、
図中、同一符号は同一、又は相当部分を示す。
路を示す図、第2図は従来の出力制御回路を示す
図である。 1は計算機、2はデータバス、3はアドレスバ
ス、5aは出力回路、6はアドレスデコーダ、8
は出力保護回路、11は保持回路、12は比較デ
ータ、13は差動回路、14はゲート信号、15
はゲート回路、16はラツチ回路である。なお、
図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プログラムの実行手順に従つて演算を実行する
計算機、連続性のある数値演算結果を外部に出力
する出力回路、計算機から出力されたデータとそ
の一つ前に出力されたデータとを比較し、差が許
容範囲内にある時には出力回路に出力されるデー
タと同一のデータが保持され、許容範囲を超えて
いた時には一つ前に格納されたデータがそのまま
保持される保持回路、出力回路と保持回路を計算
機から出力されるアドレスに従つて選択するアド
レスデコーダ、保持回路から出力されるデータと
計算機から出力されるデータの差をチエツクする
差動回路、差動回路のチエツク結果の差が許容範
囲内にある時のみ出力回路と保持回路に計算機か
らのデータを書き込むためのラツチ信号を出力す
るゲート回路より構成され、計算機から出力され
た数値データと保持回路から出力されたデータの
差を順次に差動回路にてチエツクし、もし計算機
のエラーなどによつて許容範囲以上の差が発生し
た時にはゲート回路によつて出力回路への書き込
みを禁止して自動的にエラーデータを排除できる
とともに、出力回路に出力されるデータの連続性
を保つことができることを特徴とする出力制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12748490U JPH0486939U (ja) | 1990-11-29 | 1990-11-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12748490U JPH0486939U (ja) | 1990-11-29 | 1990-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486939U true JPH0486939U (ja) | 1992-07-28 |
Family
ID=31874979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12748490U Pending JPH0486939U (ja) | 1990-11-29 | 1990-11-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486939U (ja) |
-
1990
- 1990-11-29 JP JP12748490U patent/JPH0486939U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0486939U (ja) | ||
| JPH0478646U (ja) | ||
| JPH0486940U (ja) | ||
| JPS6296744U (ja) | ||
| JP2847741B2 (ja) | マイクロコンピュータ | |
| JPH0397747U (ja) | ||
| JPH0482731U (ja) | ||
| JPH0255336U (ja) | ||
| JPS6384647U (ja) | ||
| JPH0289545U (ja) | ||
| JPS62117648U (ja) | ||
| JPH0350262U (ja) | ||
| JPH0474341U (ja) | ||
| JPH0482730U (ja) | ||
| JPH0452250U (ja) | ||
| JPH0452247U (ja) | ||
| JPS6384650U (ja) | ||
| JPS63179547U (ja) | ||
| JPH0436649U (ja) | ||
| JPS63168549U (ja) | ||
| JPH0238636U (ja) | ||
| JPS59161600U (ja) | メモリへの不正書込み防止回路 | |
| JPS59138961U (ja) | トレ−ス・メモリ制御回路 | |
| JPH03100906U (ja) | ||
| JPS61294556A (ja) | プログラム誤動作検出方式 |