JPH0482731U - - Google Patents

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JPH0482731U
JPH0482731U JP12380690U JP12380690U JPH0482731U JP H0482731 U JPH0482731 U JP H0482731U JP 12380690 U JP12380690 U JP 12380690U JP 12380690 U JP12380690 U JP 12380690U JP H0482731 U JPH0482731 U JP H0482731U
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JP
Japan
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output
circuit
registered
pattern memory
combinational logic
Prior art date
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JP12380690U
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【図面の簡単な説明】
第１図及び第２図はこの考案の一実施例を示す
図であり、第１図は出力パターンメモリの構成図
、第２図は登録パターンの状態を示す図、第３図
は従来の出力制御回路を示す図である。 １は計算機、２はデータバス、３はアドレスバ
ス、５ａは出力回路、６はアドレスデコーダ、８
は出力保護回路、１１は出力パターンメモリ、１
２は書き込み制御信号、１３はゲート回路、１４
は出力セレクト信号である。なお、図中、同一符
号は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. プログラムの実行手順に従つて演算を実行する
    計算機、複数の制御装置を組合わせて使用するた
    めの論理演算結果を外部の制御装置に出力する出
    力回路、出力できる組合わせ論理データを予め登
    録し、出力された組合わせ論理データが登録され
    たデータか否かを判定する出力パターンメモリ、
    出力回路と出力パターンメモリ計算機から出力さ
    れたアドレス情報に従つて選択するアドレスデコ
    ーダ、計算機から出力された組合わせ論理データ
    が出力パターンメモリによつて判定され、登録さ
    れている時はアドレスデコーダからのセレクト信
    号を出力回路に転送し、もし未登録の時はセレク
    ト信号を禁止するゲート回路より構成され、計算
    機から出力回路へ組合わせ論理データの書き込み
    が行われた場合、先ず出力パターンメモリで登録
    パターンか否かをチエツクし、登録パターンであ
    る場合は出力パターンメモリよりゲート回路に出
    力可の信号を出力して出力回路にセレクト信号を
    転送し、もし登録パターンでなかつた場合は出力
    パターンメモリよりゲート回路にセレクト信号の
    禁止を出力することによつて、出力回路への誤つ
    た組合わせ論理データの出力を防止できることを
    特徴とする出力制御回路。
JP12380690U 1990-11-26 1990-11-26 Pending JPH0482731U (ja)

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JP12380690U JPH0482731U (ja) 1990-11-26 1990-11-26

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JPH0482731U true JPH0482731U (ja) 1992-07-17

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JP12380690U Pending JPH0482731U (ja) 1990-11-26 1990-11-26

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