JPH0486945U - - Google Patents

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JPH0486945U
JPH0486945U JP1990128109U JP12810990U JPH0486945U JP H0486945 U JPH0486945 U JP H0486945U JP 1990128109 U JP1990128109 U JP 1990128109U JP 12810990 U JP12810990 U JP 12810990U JP H0486945 U JPH0486945 U JP H0486945U
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JP
Japan
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write
address
signal
circuit
cpu
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JP1990128109U
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【図面の簡単な説明】
第1図は本考案の一実施例のブロツク図である
。 1……CPU、2……メモリ、3……ユーザ・
モード判別回路、4……アドレス範囲指定レジス
タ、5……アドレス比較回路、6……バス・エラ
ー発生回路、7……1ビツトフラグレジスタ、8
……レジスタアドレス・デコード回路、9……メ
モリアドレス・デコード回路、10……アンド回
路、R/……リードライト信号、VIO……違
反信号、BERR……バスエラー信号、……
ライトパルス、CS……チツプセレクト信号、
……アウトプツトイネーブル信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 メモリ2上の書き込み禁止範囲を指定するデー
    タが書き込まれるアドレス範囲指定レジスタ4と
    、 CPU1から書き込みのために入力されたアド
    レスを前記アドレス範囲指定レジスタ4に書き込
    まれている指定データと比較して書き込み禁止範
    囲であれば違反信号VIOを出力するアドレス比
    較回路5と、 前記CPU1からのユーザ・モードを指定する
    フアンクシヨンコードFCが入力されるとイネー
    ブル信号Eを出力するユーザ・モード判別回路3
    と、 前記CPU1からの書き込み信号と、前記ユ
    ーザ・モード判別回路3からのイネーブル信号E
    と前記アドレス比較回路5からの違反信号VIO
    が入力されると前記CPU1にバスエラー信号B
    ERRを出力して書き込み禁止を知らせると共に
    、書き込み禁止信号を出力するバス・エラ
    ー発生回路6と、 前記CPU1からの前記アドレス範囲指定レジ
    スタ4の所在するアドレスと書き込み信号の入
    力により前記アドレス範囲指定レジスタ4に書き
    込み禁止アドレス範囲の書き込みを行わせ、前記
    アドレスと読み出し信号Rの入力により前記アド
    レス範囲指定レジスタ4に書き込まれているデー
    タを読み出してその内容をチエツクする機能を有
    するレジスタアドレス・デコーダ回路8と、 前記バス・エラー発生回路6からの書き込み禁
    止信号が入力されると前記メモリ2への書
    き込みアドレスを抑止するアンド回路10とを具
    備することを特徴とするメモリ保護回路。
JP1990128109U 1990-11-30 1990-11-30 Pending JPH0486945U (ja)

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JP1990128109U JPH0486945U (ja) 1990-11-30 1990-11-30

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JPH0486945U true JPH0486945U (ja) 1992-07-28

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