JPH0487096A - ダイナミックｒａｍ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置に使用されるダイナミックＲＡＭ
制御装置に関する。

従来の技術 近年、情報処理装置の主記憶装置などに広く使用されて
いるダイナミックＲＡＭを制御するためにはダイナミッ
クＲＡＭ制御装置が必要不可欠であるとともに、その機
能拡大にともない、処理速度の向上の要求が高まってき
ている。

以下の従来のダイナミックＲＡＭ制御装置について説明
する。第４図は従来のダイナミックＲＡＭ制御装置の構
成を示すものである。第４図に示すように、構成要素と
して３１はマルチプレクサ、３２はロウアドレスストロ
ーブ信号デコーダ、３３はカラムアドレスストローブ信
号デコーダ、３４は信号遅延手段、３５はダイナミック
ＲＡＭである。また、信号の流れとしては３６はマルチ
プレクサ３１へ入力されるカラムアドレス、３７はマル
チプレクサ３１へ入力されるロウアドレス、３８はマル
チプレクサ３１よりダイナミックＲＡＭ３５へ出力され
るメモリーアドレス、３９は信号遅延手段３４よりマル
チプレクサ３１へ入力されるロウアドレス／カラムアド
レス切替信号、４０はロウアドレスストローブ信号デコ
ーダ３２へ入力されるロウアドレスストローブ信号デコ
ードアドレス、４１はロウアドレスストローブ信号デコ
ーダ３２よりダイナミックＲＡＭ３５へ出力されるロウ
アドレスストローブ信号、４２はロウアドレスストロー
ブ信号デコーダ３２へ入力されるアドレスストローブ信
号、４３はカラムアドレスストローブ信号デコーダ３３
へ入力されるカラムアドレスストローブ信号デコードア
ドレス、４４はカラムアドレスストローブ信号デコーダ
３３よりダイナミックＲＡＭ３５へ出力されるカラムア
ドレスストローブ信号、４５は信号遅延手段３４よりカ
ラムアドレスストローブ信号デコーダ３３へ出力される
カラムアドレスストローブタイミング信号である。

以上のように構成されたダイナミックＲＡ　Ｍ　ｉｌ制
御装置について、以下その構成要素のお互いの関連動作
について説明する。

まずアドレスストローブ信号４２がローレベル、すなわ
ちＯとなりロウアドレスストローブ信号デコードアドレ
ス４０の条件が真のとき、ロウアドレスストローブ信号
デコーダ３２より出力されるロウアドレスストローブ信
号４１がＯとなる。ロウアドレスストローブ信号４１が
Ｏとなったことによりロウアドレスストローブ信号４１
を前記遅延手段３４により遅延したロウアドレス／カラ
ムアドレス切替信号３９がＯとなりマルチプレクサ３１
より出力されていたメモリーアドレス３８がロウアドレ
ス３６からカラムアドレス３７へ切り替わる。さらにロ
ウアドレス／カラムアドレス切替信号３９がＯとなった
ことによりロウアドレス／カラムアドレス切替信号３９
を信号遅延手段３４により遅延したカラムアドレススト
ローブタイミング信号４５がＯとなる。カラムアドレス
ストローブタイミング信号４５が０となりカラムアドレ
スストローブ信号デコードアドレス４３の条件が真のと
き、カラムアドレスストローブ信号デコーダ３３より出
力されるカラムアドレスストローブ信号４４が０となる
。

さらに上述した従来例についての動作を第５図のタイミ
ングチャートを用いてさらに詳しく説明する。

第５図において、５１はアドレスストローブ信号４２の
波形、５２はロウアドレスストローブ信号４１の波形、
５３はロウアドレス／カラムアドレス切替信号３９の波
形、５４はメモリーアドレス３８の波形、５５はカラム
アドレスストローブタイミング信号４５の波形、５６は
カラムアドレスストローブ信号４４の波形である。

まずマルチプレクサ３１の遅延時間をｄ６、ロウアドレ
スストローブ信号デコーダ３２の遅延時間をｄ７、カラ
ムアドレスストローブ信号デコーダ３３の遅延時間をｄ
８、信号遅延手段３４のロウアドレス／カラムアドレス
切替信号３９の遅延時間をｄ９、信号遅延手段３４のカ
ラムアドレスストローブタイミング信号４５の遅延時間
をｄｌＯとする。

アドレスストローブ信号４２がＴ２の時点で０となりロ
ウアドレスストローブ信号デコードアドレス４０の条件
が真のとき、ロウアドレスストローブ信号デコーダ３２
より出力されるロウアドレスストローブ信号４１がＴ２
＋ｄ７の時点で０となる。ロウアドレスストローブ信号
４１がＯとなったことによりロウアドレスストローブ信
号４１を信号遅延手段３４により遅延したロウアドレス
／カラムアドレス切替信号３９がＴ２＋ｄ７＋ｄ９の時
点でＯとなりマルチプレクサ３１より出力されていたメ
モリーアドレス３８がロウアドレス３６からカラムアド
レス３７へＴ２＋ｄ７＋ｄ９＋ｄ６の時点で切り替わる
。ロウアドレス／カラムアドレス切替信号９がＯとなっ
たことによりロウアドレス／カラムアドレス切替信号３
９を信号遅延手段３４により遅延したカラムアドレスス
トローブタイミング信号４５がＴ２＋ｄ７＋ｄ９＋ｄｌ
○の時点で０となる。カラムアドレスストローブタイミ
ング信号４５がＯとなりカラムアドレスストローブ信号
デコードアドレス４３の条件が真のとき、カラムアドレ
スストローブ信号デコーダ３３より出力されるカラムア
ドレスストローブ信号４４がＴ２＋ｄ７＋ｄ９＋ｄ　１
０＋ｄ８の時点で０となる。したがってダイナミックＲ
ＡＭのカラムアドレスセットアツプタイムはｄｌｏ＋ｄ
８−ｄ６となる。ｄ６．ｄ８．ｄｌ。

は負荷などによるばらつきが大きいためダイナミックＲ
ＡＭのカラムアドレスセットアツプタイムを満足するた
めにｄｌｏを数＋ｎＳ以上に設定する。

発明が解決しようとする課題 一般的にダイナミックＲＡＭのカラムアドレスセットア
ツプタイムはＯ以下である。しかしながら上記の従来の
構成では、ダイナミックＲＡＭのカラムアドレスセット
アツプタイムを満足するため信号遅延手段３４のカラム
アドレスストローブタイミング信号４５の遅延ｄｌｏが
必要となりカラムアドレスストローブ信号４４がＯにな
るのが遅れるためダイナミックＲＡＭのアクセスタイム
が遅くなってしまうという欠点を有していた。

本発明は上記問題に留意し、信号遅延手段３４のカラム
アドレスストローブタイミング信号４５の遅延ｄｌＯを
用いず高速にアクセス可能なダイナミックＲＡＭ制御装
置を提供することを目的とする。

課題を解決するための手段 本発明の上記目的を達成するために、ロウアドレススト
ローブ信号とカラムアドレスストローブ信号およびメモ
リーアドレスを出力するダイナミックＲＡＭ制御装置に
おいて、メモリーアドレスと、メモリーアドレス中のカ
ラムアドレスの２信号を入力として、この２信号が同一
信号のときカラムアドレスストローブタイミング信号を
出力するコンパレータを設け、このカラムアドレススト
ローブ信号によりカラムアドレスストローブ信号を出力
するカラムアドレスストローブ信号デコーダが起動され
るものである。

作用 上記構成の本発明のダイナミックＲＡＭ制御装置は、コ
ンパレータにより、カラムアドレスがマルチプレクサか
ら出力され、ダイナミックＲＡＭのアドレスが確定した
ことが確実に検出されるため、このタイミングでカラム
アドレスストローブ信号デコーダを起動して、カラムア
ドレスストローブ信号を出力するので、無駄な時間がな
（、高速アクセスが実現できる。

実施例 以下に本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例のダイナミックＲＡＭ制御装
置の構成を示すものである。第１図に示すように、構成
要素さして、１はコンパレータ、２はマルチプレクサ、
３はロウアドレスストローブ信号デコーダ、４はカラム
アドレスストローブ信号デコーダ、５は信号遅延手段、
６はダイナミックＲＡＭである。

また、信号の流れとしては７はマルチプレクサ２へ入力
されるロウアドレス、８はマルチプレクサ２へ入力され
るカラムアドレス、９はマルチプレクサ２よりダイナミ
ックＲＡＭ６へ出力されるメモリーアドレス、１０は信
号遅延手段５よりマルチプレクサ２へ入力されるロウア
ドレス／カラムアドレス切替信号、１１はロウアドレス
ストローブ信号デコーダ３へ入力されるロウアドレスス
トローブ信号デコードアドレス、１２はロウアドレスス
トローブ信号デコーダ３よりダイナミックＲＡＭ６へ出
力されるロウアドレスストローブ信号、１３はロウアド
レスストローブ信号デコーダ３へ入力されるアドレスス
トローブ信号、１４はカラムアドレスストローブ信号デ
コーダ４へ入力されるカラムアドレスストローブ信号デ
コードアドレス、１５はカラムアドレスストローブ信号
デコーダ４よりダイナミックＲＡＭ６へ出力されるカラ
ムアドレスストローブ信号、１６はコンパレータ１より
カラムアドレスストローブ信号デコーダ４へ出力される
カラムアドレスストローブタイミング信号である。コン
パレータ１へはカラムアドレス８とメモリーアドレス９
が入力されている。

第３図はコンパレータ１の内部構成を示すものであり、
構成要素として６１〜７０は排他的ＯＲゲート、７１は
１０人力正論理ＯＲゲート、７２はカラムアドレススト
ローブタイミング信号１６．５ＡＯ−３ＡＩＯはカラム
アドレス８が入力される端子、ＭＡＯ−ＭＡｌｏはメモ
リーアドレス９が入力される端子である。

以上のように構成されたダイナミックＲＡＭ制御装置に
ついて、以下その構成要素とそのお互いの関連動作につ
いて説明する。

まずアドレスストローブ信号１３がローレベル、すなわ
ちＯとなりロウアドレスストローブ信号デコードアドレ
ス１１の条件が真のとき、ロウアドレスストローブ信号
デコーダ３より出力されるロウアドレスストローブ信号
１２がＯとなる。

ロウアドレスストローブ信号１２がＯとなったことによ
りロウアドレスストローブ信号１２を信号遅延手段５に
より遅延したロウアドレス／カラムアドレス切替信号１
０がＯとなりマルチプレクサ２より出力されていたメモ
リーアドレス９がロウアドレス７からカラムアドレス８
へ切り替わる。

ロウアドレス／カラムアドレス切替信号１０がＯとなっ
たことによりロウアドレス／カラムアドレス切替信号１
０がＯとなりマルチプレクサ２より出力されていたメモ
リーアドレス９がロウアドレス７からカラムアドレス８
へ切り替わる。マルチプレクサ２より出力されていたメ
モリーアドレス９がロウアドレス７からカラムアドレス
８へ切り替わったことによりコンパレータ１の入力であ
るカラムアドレス８とメモリーアドレス９が等しくなり
そのときカラムアドレスストローブタイミング信号１６
がＯとなる。カラムアドレスストローブタイミング信号
１６が○となりカラムアドレスストローブ信号デコード
アドレス１４の条件が真のとき、カラムアドレスストロ
ーブ信号デコーダ４より出力されるカラムアドレススト
ローブ信号１５が０となる。

さらに上述した実施例についての動作を第２図のタイミ
ングチャートを用いてさらに詳しく説明する。

第２図において、２１はアドレスストローブ信号１３の
波形、２２はロウアドレスストローブ信号１２の波形、
２３はロウアドレス／カラムアドレス切替信号１０の波
形、２４はメモリーアドレス９の波形、２５はカラムア
ドレスストローブタイミング信号１６の波形、２６はカ
ラムアドレスストローブ信号１５の波形である。

まずマルチプレクサ２の遅延時間をｄｌ、ロウアドレス
ストローブ信号デコーダ３の遅延時間をｄ２、カラムア
ドレスストローブ信号デコーダ４の遅延時間をｄ３．信
号遅延手段５０ロウアドレス／力ラムアドレス切替信号
１０の遅延時間をｄ４、コンパレータ１の遅延時間をｄ
５とする。

アドレスストローブ信号１３がＴ１の時点でＯとなりロ
ウアドレスストローブ信号デコードアドレス１１の条件
が真のとき、ロウアドレスストローブ信号デコーダ３よ
り出力されるロウアドレスストローブ信号１２がＴＩ＋
ｄ２の時点でＯとなる。ロウアドレスストローブ信号１
２が０となったことによりロウアドレスストローブ信号
１２を信号遅延手段４により遅延したロウアドレス／カ
ラムアドレス切替信号１０がＴＩ＋ｄ２＋ｄ４の時点で
Ｏとなりマルチプレクサ２より出力されていたメモリー
アドレス９がロウアドレス７からカラムアドレス８へＴ
Ｉ＋ｄ２＋ｄ４＋ｄｌの時点で切り替わる。マルチプレ
クサ２より出力されていたメモリーアドレス９がロウア
ドレス７からカラムアドレス８へ切り替わったことによ
りコンパレータ１の入力であるカラムアドレス８とメモ
リーアドレス９が等しくなりカラムアドレスストローブ
タイミング信号１６がＴ１＋ｄ２＋ｄ４土ｄｌ＋ｄ５の
時点でＯとなる。カラムアドレスストロープタイミング
信号１６が０となりカラムアドレスストローブ信号デコ
ードアドレス１４の条件が真のとき、カラムアドレスス
トローブ信号デコーダ４より出力されるカラムアドレス
ストローブ信号１５がＴ１＋ｄ２＋ｄ４＋ｄｌ＋ｄ５＋
ｄ３の時点でＯとなる。したがってダイナミックＲＡＭ
６のカラムアドレスセットアツプタイムはｄ５＋ｄ３と
なる。すなわちｄ５＋ｄ３は負荷などによらず常に０以
上となる。

以下のように本実施例によれば、カラムアドレスがダイ
ナミックＲＡＭ６のアドレスとして確定したことを検出
するコンパレータ１を設けることにより、ダイナミック
ＲＡＭ６のカラムアドレスセットアツプタイムを確保す
るための遅延手段を用いずにダイナミックＲＡＭ６のカ
ラムアドレスセットアツプタイムを満足することができ
る。

なお、本実施例ではメモリーアドレスを１０本としたが
、この本数は使用するダイナミックＲＡＭによって変わ
ることは言うまでもない。

発明の効果 以上の説明より明らかなように本発明は、メモリーアド
レスとカラムアドレスを入力としたコンパレータを設け
ることにより、アドレスの確定を検出することができる
ため遅延手段を用いずにダイナミックＲＡＭのカラムア
ドレスセットアツプタイムを満足することができ、ダイ
ナミックＲＡＭへ高速にアクセス可能である優れたダイ
ナミックＲＡＭ制御装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるダイナミックＲＡＭ
制御装置の構成を示すブロック図、第２図は同実施例の
動作を示すタイミングチャート、第３図は同実施例のコ
ンパレータの構成を示す回路図、第４図は従来のダイナ
ミックＲＡＭ制御装置の構成を示すブロック図、第５図
は従来例の動作を示すタイミングチャートである。 １・・・・・・コンパレータ、２・・・・・・マルチプ
レクサ、３・・・・・・ロウアドレスストローブ信号デ
コーダ、４・・−・・・カラムアドレスストローブ信号
デコーダ、５・・・・・・信号遅延手段、６・・・・・
・ダイナミックＲＡＭ。 第２図 Ｉ 第３図 にｌ 第 図

Claims (1)

1. 【特許請求の範囲】 ロウアドレスストローブ信号を出力するロウアドレスス
   トローブ信号デコーダと、 前記ロウアドレスストローブ信号を入力とし、ロウアド
   レス／カラムアドレス切替信号を出力する信号遅延手段
   と、 ロウアドレスとカラムアドレスを入力とし、前記ロウア
   ドレス／カラムアドレス切替信号により前記ロウアドレ
   スまたは前記カラムアドレスのいずれかをメモリーアド
   レスとして出力するマルチプレクサと、 前記メモリーアドレスと前記カラムアドレスを入力とし
   、同一入力信号のとき、カラムアドレスストローブタイ
   ミング信号を出力するコンパレータと、 カラムアドレスストローブ信号デコーダアドレスを入力
   とし、前記カラムアドレスストローブタイミング信号に
   よりカラムアドレスストローブ信号を出力するカラムア
   ドレスストローブ信号デコーダとを具備し、 ストローブ信号として前記ロウアドレスストローブ信号
   と前記カラムアドレスストローブ信号を出力し、アドレ
   ス信号として前記メモリーアドレスを出力するようにし
   てなるダイナミックＲＡＭ制御装置。