JPH0488422A - バレルシフタ - Google Patents
バレルシフタInfo
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- JPH0488422A JPH0488422A JP2196079A JP19607990A JPH0488422A JP H0488422 A JPH0488422 A JP H0488422A JP 2196079 A JP2196079 A JP 2196079A JP 19607990 A JP19607990 A JP 19607990A JP H0488422 A JPH0488422 A JP H0488422A
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- selector
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、入力データの配列を変更する整列回路を有
するバレルシフタに関し、特にセルアレイのレイアウト
の改良に関する。
するバレルシフタに関し、特にセルアレイのレイアウト
の改良に関する。
（従来の技術）
複数のビットを１度にシフト可能なバレルシフタの入力
側に、入力データのビット配列を変更する整列回路を備
えたバレルシフタの構成としては、例えば第３図に示す
ようなものがある。
側に、入力データのビット配列を変更する整列回路を備
えたバレルシフタの構成としては、例えば第３図に示す
ようなものがある。
第３図において、バレルシフタは０〜８ビツトのシフト
量が可能な８ビツトのバレルシフタであり、４つのセレ
クタ群１〜４を縦続配置してなるセルアレイ５によって
、８ビツトの入力データＡを整列する整列回路６ａと８
ビツトの入力データＢを整列する整列回路６ｂから与え
られる１６ビツトのデータ列をシフトして、８ビツトの
データ列として出力する。それぞれのセレクタ群１〜４
は、与えられるビットデータ列のビットデータと所定の
ビット数シフトされたビットデータ列のビットデータの
いずれか一方のビットデータを選択出カスるセレクタを
複数配列してなる。
量が可能な８ビツトのバレルシフタであり、４つのセレ
クタ群１〜４を縦続配置してなるセルアレイ５によって
、８ビツトの入力データＡを整列する整列回路６ａと８
ビツトの入力データＢを整列する整列回路６ｂから与え
られる１６ビツトのデータ列をシフトして、８ビツトの
データ列として出力する。それぞれのセレクタ群１〜４
は、与えられるビットデータ列のビットデータと所定の
ビット数シフトされたビットデータ列のビットデータの
いずれか一方のビットデータを選択出カスるセレクタを
複数配列してなる。
セレクタ群１は１２個のセレクタからなり、整列回路６
ａ、６ｂから与えられる１６ビツトのデータ列を４ビツ
トシフトして、１２ビ１．トのデータ列としてセレクタ
群２に与える。セレクタ群２は、１０個のセレクタから
なり、セレクタ群１から与えられる１２ビツトのデータ
列を２ビツトシフトして、１０ビツトのデータ列として
セレクタ群３に与える。セレクタ群３は９個のセレクタ
からなり、セレクタ群２から与えられる１０ビツトのデ
ータ列を１ビツトシフトして、９ビツトのデータ列とし
てセレクタ群４に与える。セレクタ群４は９個のセレク
タからなり、セレクタ群３から与えられる９ビツトのデ
ータ列を１ビツトシフトして、バレルシフタの８ビツト
の出力データとして出力する。
ａ、６ｂから与えられる１６ビツトのデータ列を４ビツ
トシフトして、１２ビ１．トのデータ列としてセレクタ
群２に与える。セレクタ群２は、１０個のセレクタから
なり、セレクタ群１から与えられる１２ビツトのデータ
列を２ビツトシフトして、１０ビツトのデータ列として
セレクタ群３に与える。セレクタ群３は９個のセレクタ
からなり、セレクタ群２から与えられる１０ビツトのデ
ータ列を１ビツトシフトして、９ビツトのデータ列とし
てセレクタ群４に与える。セレクタ群４は９個のセレク
タからなり、セレクタ群３から与えられる９ビツトのデ
ータ列を１ビツトシフトして、バレルシフタの８ビツト
の出力データとして出力する。
バレルシフタは、これらの４つのセレクタ群１〜４のそ
れぞれのシフト量を適宜組合せることによって、セルア
レイ５全体で１６ビツトの入力データＡ、Ｂに対してＯ
〜８ビットのシフトを行なう。
れぞれのシフト量を適宜組合せることによって、セルア
レイ５全体で１６ビツトの入力データＡ、Ｂに対してＯ
〜８ビットのシフトを行なう。
このようなバレルシフタのレイアウトにあっては、シフ
タのサイズをレジスタのサイズに合わせるのが一般的と
なっている。このため、整列回路６ａ、６ｂは、第４図
に示すように、Ｙ方向に２段重ねにレイアウトされ、整
列回路６ａ、６ｂにおける１ビツト分のサイズもレジス
タの１ビツト分のサイズに合わせてレイアウト設計され
るのが一般的である。このようなレイアウトにあっては
、それぞれのセレクタ群１〜４は、セレクタのサイズが
レジスタの１ビツト分のサイズに比して十分に小さいた
め、セレクタは第４図のＸ方向に対して比較的自由に配
置できる。
タのサイズをレジスタのサイズに合わせるのが一般的と
なっている。このため、整列回路６ａ、６ｂは、第４図
に示すように、Ｙ方向に２段重ねにレイアウトされ、整
列回路６ａ、６ｂにおける１ビツト分のサイズもレジス
タの１ビツト分のサイズに合わせてレイアウト設計され
るのが一般的である。このようなレイアウトにあっては
、それぞれのセレクタ群１〜４は、セレクタのサイズが
レジスタの１ビツト分のサイズに比して十分に小さいた
め、セレクタは第４図のＸ方向に対して比較的自由に配
置できる。
このような８ビツトのバレルシフタにおいて、セレクタ
を例えばビットの昇順（桁順）に配列すると、そのレイ
アウトは第５図に示すようになる。
を例えばビットの昇順（桁順）に配列すると、そのレイ
アウトは第５図に示すようになる。
第５図において、例えばセレクタ群１のセレクタＳＯは
、整列回路６ａの０ビツト目に対応するＡＯのビットデ
ータと４ビツト目に対応するＡ４のビットデータを受け
て、いず瓦か一方のビットデータを、図示しない選択信
号に基づいて選択する。すなわち、ＡＯのビットデータ
が選択された場合はセレクタ群１ではシフトは行なわれ
ず、Ａ４のビットデータが選択された場合にはセレクタ
群１をデータが通過することによって４ビツトのシフト
が行なわれる。このように、他のセレクタも同様に動作
し、それぞれのセレクタ群１〜４をデータ列が通過する
ことによって、それぞれの′セレクタ群１〜４に対応し
たシフト量だけデータ列がシフトされるように、それぞ
れのセレクタ群１〜４のセレクタが第５図に示すように
接続配線されている。
、整列回路６ａの０ビツト目に対応するＡＯのビットデ
ータと４ビツト目に対応するＡ４のビットデータを受け
て、いず瓦か一方のビットデータを、図示しない選択信
号に基づいて選択する。すなわち、ＡＯのビットデータ
が選択された場合はセレクタ群１ではシフトは行なわれ
ず、Ａ４のビットデータが選択された場合にはセレクタ
群１をデータが通過することによって４ビツトのシフト
が行なわれる。このように、他のセレクタも同様に動作
し、それぞれのセレクタ群１〜４をデータ列が通過する
ことによって、それぞれの′セレクタ群１〜４に対応し
たシフト量だけデータ列がシフトされるように、それぞ
れのセレクタ群１〜４のセレクタが第５図に示すように
接続配線されている。
（発明が解決しようとする課題）
上記したような従来のバレルシフタのレイアウトにあっ
ては、第５図に示すように、それぞれのセレクタ群１〜
４のセレクタは、整列回路６ａ。
ては、第５図に示すように、それぞれのセレクタ群１〜
４のセレクタは、整列回路６ａ。
６ｂのＸ方向の長さの距離を均等にビットの昇順に割付
けられて配置されていた。このため、整列回路６ａ、６
ｂのビット位置（ＡＯ〜Ａ７ ＢＯ〜Ｂ？）と初段の
セレクタ群１のセレクタ（ＳＯ〜５１１）との間に規則
性がなかった。
けられて配置されていた。このため、整列回路６ａ、６
ｂのビット位置（ＡＯ〜Ａ７ ＢＯ〜Ｂ？）と初段の
セレクタ群１のセレクタ（ＳＯ〜５１１）との間に規則
性がなかった。
これにより、整列回路６ａ、６ｂと初段のセレクタ群１
との間の接続配線が複雑になるとともに、整列回路の１
ビツトを単位長とすると、接続配線の最大長がｎ ／
２ビツト（４ビツト）以上の接続配線が生じる。
との間の接続配線が複雑になるとともに、整列回路の１
ビツトを単位長とすると、接続配線の最大長がｎ ／
２ビツト（４ビツト）以上の接続配線が生じる。
この結果、配線領域の占有面積が増大して、バレルシフ
タの構成が大型化してしまうといった不具合を招くこと
になる。また、配線長の増大により信号遅延が生じ、シ
フト動作の動作速度に悪影響を与えることになる。
タの構成が大型化してしまうといった不具合を招くこと
になる。また、配線長の増大により信号遅延が生じ、シ
フト動作の動作速度に悪影響を与えることになる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、接続配線のレイアウトを単
純化することにより、最大配線長及び配線領域の縮小化
を図り、構成の小型化及び動作速度の向上に寄与するこ
とができるバレルシフタを提供することにある。
、その目的とするところは、接続配線のレイアウトを単
純化することにより、最大配線長及び配線領域の縮小化
を図り、構成の小型化及び動作速度の向上に寄与するこ
とができるバレルシフタを提供することにある。
（課題を解決するための手段）
上記目的を達成するために、この発明は、２ｎビットの
データ列を整列してｎビット並列にシフトデータを与え
る整列手段を備え、基準データ列のビットデータと基準
データ列が所定のビット数シフトされたデータ列のビッ
トデータのいずれか一方のビットデータを選択出力する
セレクタが複数配列してなるセレクタ列が複数段配置さ
れて接続配線され、ｋ（＜ｎ）ビットのシフトを行なう
前記セレクタ列のセレクタのうち、０〜（ｎｌ）ビット
のセレクタが前記整列手段の０〜（ｎ−１）ビットのビ
ットデータにそれぞれ対応して配置され、ｎビット以降
のそれぞれのセレクタがｋビット離間したセレクタに隣
接配置されて構成される。
データ列を整列してｎビット並列にシフトデータを与え
る整列手段を備え、基準データ列のビットデータと基準
データ列が所定のビット数シフトされたデータ列のビッ
トデータのいずれか一方のビットデータを選択出力する
セレクタが複数配列してなるセレクタ列が複数段配置さ
れて接続配線され、ｋ（＜ｎ）ビットのシフトを行なう
前記セレクタ列のセレクタのうち、０〜（ｎｌ）ビット
のセレクタが前記整列手段の０〜（ｎ−１）ビットのビ
ットデータにそれぞれ対応して配置され、ｎビット以降
のそれぞれのセレクタがｋビット離間したセレクタに隣
接配置されて構成される。
（作用）
上記構成において、この発明は、それぞれのセレクタ群
の接続配線に規則性を与え、配線網を単純化するように
している。
の接続配線に規則性を与え、配線網を単純化するように
している。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わるバレルシフタの要
部構成を示す図である。同図に示すバレルシフタは、前
述したと同様な整列回路を入力側に備え、整列回路から
与えられる２ｎビット幅のビットデータ列を複数の縦続
接続されたセレクタ群を通過させることによってＯ＝
ｎビットの範囲でシフト可能なｎビットのバレルシフタ
である。
部構成を示す図である。同図に示すバレルシフタは、前
述したと同様な整列回路を入力側に備え、整列回路から
与えられる２ｎビット幅のビットデータ列を複数の縦続
接続されたセレクタ群を通過させることによってＯ＝
ｎビットの範囲でシフト可能なｎビットのバレルシフタ
である。
このようなバレルシフタにあって、複数のセレクタ群の
中のｋ（＜ｎ）ビットのシフト量のセレクタ群１１は、
セレクタ群１１を構成するそれぞれのセレクタが第１図
に示すように配列されている。セレクタ群１１は（ｎ＋
ｋ）個のセレクタからなり、セレクタｉ （ｉ ＝
０〜ｎ ＋ ｋ −１） ノ中のセレクタ０〜（ｎ’−
１）は、２段に重ね配置されたｎビットの整列回路１２
ａ、１２ｂの０〜（ｎ−１）ビットにそれぞれ対応して
同一ビットの領域に配置配列されている。
中のｋ（＜ｎ）ビットのシフト量のセレクタ群１１は、
セレクタ群１１を構成するそれぞれのセレクタが第１図
に示すように配列されている。セレクタ群１１は（ｎ＋
ｋ）個のセレクタからなり、セレクタｉ （ｉ ＝
０〜ｎ ＋ ｋ −１） ノ中のセレクタ０〜（ｎ’−
１）は、２段に重ね配置されたｎビットの整列回路１２
ａ、１２ｂの０〜（ｎ−１）ビットにそれぞれ対応して
同一ビットの領域に配置配列されている。
一方、セレクタｌの中のセレクタｎ−ｎ＋（ｋ−１）は
、隣り合うセレクタとシフトｌｌｋだけビットが離れた
下位ビット側のセレクタに隣接して配置配列される。す
なわち、第１図に示すように、セレクタｎはシフト量に
だけ離れたセレクタ（ｎ−ｋ）に隣接して配置され、セ
レクタｎ＋（ｋ−１）はセレクタ（ｎ−１）に隣接して
配置される。
、隣り合うセレクタとシフトｌｌｋだけビットが離れた
下位ビット側のセレクタに隣接して配置配列される。す
なわち、第１図に示すように、セレクタｎはシフト量に
だけ離れたセレクタ（ｎ−ｋ）に隣接して配置され、セ
レクタｎ＋（ｋ−１）はセレクタ（ｎ−１）に隣接して
配置される。
ここで、セレクタは整列回路１２ａ、１２ｂの。
それぞれの１ビツト分のＸ方向の寸法に比して十分に小
さく配置形成できるため、この１ビツト分のＸ方向の寸
法の幅に、隣接する２つのセレクタを配置することが可
能となる。したがって、シフト量にのセレクタ群１１に
おいては、整列回路１２ａ、１２ｂのｉ（ｉ≧（ｎ＝ｋ
））ビット目の領域に対応して、２つのセレクタｉ、ｉ
＋ｋが隣接して配置されることになる。
さく配置形成できるため、この１ビツト分のＸ方向の寸
法の幅に、隣接する２つのセレクタを配置することが可
能となる。したがって、シフト量にのセレクタ群１１に
おいては、整列回路１２ａ、１２ｂのｉ（ｉ≧（ｎ＝ｋ
））ビット目の領域に対応して、２つのセレクタｉ、ｉ
＋ｋが隣接して配置されることになる。
このようなセレクタの配置構成にあって、シフトを行な
わない場合の接続配線として、セレクタ群のそれぞれの
セレクタｉは前段の同一のビットに対応したセレクタｉ
と接続配線されるとともに、シフト量にのシフトを行な
う場合の接続配線として、セレクタ群のそれぞれのセレ
クタｉは前段のセレクタ（ｉ＋ｋ）と接続配線される。
わない場合の接続配線として、セレクタ群のそれぞれの
セレクタｉは前段の同一のビットに対応したセレクタｉ
と接続配線されるとともに、シフト量にのシフトを行な
う場合の接続配線として、セレクタ群のそれぞれのセレ
クタｉは前段のセレクタ（ｉ＋ｋ）と接続配線される。
次に、上述した配置方法をバレルシフタに適用した具体
的な一実施例を説明する。
的な一実施例を説明する。
第２図は、この発明を８ビツトのバレルシフタに適用し
た際の構成を示す図である。
た際の構成を示す図である。
第２図において、８ビツトのバレルシフタは第５図に示
したと同じ整列回路６ａ、６ｂを入力側に備え、整列回
路６ａ、６ｂから１６ビツトのデータ列を受けて４ビツ
トのシフトを行なう第１段目のセレクタ群１３と、セレ
クタ群１３から１２ビツトのデータ列を受けて２ビツト
のシフトを行なう第２段目のセレクタ群１４と、セレク
タ群１４から１０ビツトのデータ列を受けて１ビツトの
シフトを行なう第３段目のセレクタ群１５と、セレクタ
群１５から９ビツトのデータ列を受けて１ビツトのシフ
トを行ない８ビツトのシフトアウトデータを出力する第
４段目のセレクタ群１６とから構成されている。
したと同じ整列回路６ａ、６ｂを入力側に備え、整列回
路６ａ、６ｂから１６ビツトのデータ列を受けて４ビツ
トのシフトを行なう第１段目のセレクタ群１３と、セレ
クタ群１３から１２ビツトのデータ列を受けて２ビツト
のシフトを行なう第２段目のセレクタ群１４と、セレク
タ群１４から１０ビツトのデータ列を受けて１ビツトの
シフトを行なう第３段目のセレクタ群１５と、セレクタ
群１５から９ビツトのデータ列を受けて１ビツトのシフ
トを行ない８ビツトのシフトアウトデータを出力する第
４段目のセレクタ群１６とから構成されている。
第１段目のセレクタ群１３は、１２個のセレクタＳＯ〜
Ｓｌｌからなり、セレクタＳＯ〜Ｓ７はそれぞれの整列
回路６ａ、６ｂの０〜７ビツト目の領域に対応して同一
ビットの領域に配置されている。一方、セレクタ８８〜
Ｓ１１は、それぞれ４ビツト離れたビットデータに対応
したセレクタに隣接して配置されている。すなわち、セ
レクタＳ８はセレクタＳ４と、セレクタＳ９はセレクタ
ｓ５と、セレクタＳＩＯはセレクタＳ６と、セレクタＳ
１１はセレクタＳ７とそれぞれ隣り合って、整列回路６
ａ、６ｂの対応するビットの領域に配置されている。
Ｓｌｌからなり、セレクタＳＯ〜Ｓ７はそれぞれの整列
回路６ａ、６ｂの０〜７ビツト目の領域に対応して同一
ビットの領域に配置されている。一方、セレクタ８８〜
Ｓ１１は、それぞれ４ビツト離れたビットデータに対応
したセレクタに隣接して配置されている。すなわち、セ
レクタＳ８はセレクタＳ４と、セレクタＳ９はセレクタ
ｓ５と、セレクタＳＩＯはセレクタＳ６と、セレクタＳ
１１はセレクタＳ７とそれぞれ隣り合って、整列回路６
ａ、６ｂの対応するビットの領域に配置されている。
このような配置にあって、セレクタＳＯ〜Ｓ７は整列回
路６ａにおける０〜７ビツトのＡＯ〜Ａ７にそれぞれ対
応して接続配線されているとともに、セレクタＳＯ〜Ｓ
３は整列回路６ａにおける４〜７ビツトのＡ４〜Ａ７に
接続配線されており、セレクタ８４〜Ｓ７は整列回路６
ｂにおけるθ〜３ビットのＢＯ〜Ｂ３に接続配線されて
いる。
路６ａにおける０〜７ビツトのＡＯ〜Ａ７にそれぞれ対
応して接続配線されているとともに、セレクタＳＯ〜Ｓ
３は整列回路６ａにおける４〜７ビツトのＡ４〜Ａ７に
接続配線されており、セレクタ８４〜Ｓ７は整列回路６
ｂにおけるθ〜３ビットのＢＯ〜Ｂ３に接続配線されて
いる。
方、セレクタ５８〜Ｓｌｌは、整列回路６ｂのＯ〜３ビ
ットのＢＯ〜Ｂ３に接続配線されているとともに、整列
回路６ｂの４〜７ビツトのＢ４〜Ｂ７に接続配線されて
いる。
ットのＢＯ〜Ｂ３に接続配線されているとともに、整列
回路６ｂの４〜７ビツトのＢ４〜Ｂ７に接続配線されて
いる。
二のような接続配線にあって、整列回路６ａのＡＯ〜Ａ
３及び整列回路６ｂの８４〜Ｂ７の接続配線は、すべて
直下に配置された対応するセレクタＳＯ〜Ｓ３，３８〜
Ｓｌｌへの配線となる。また、整列回路６ａのＡ４〜Ａ
７の接続配線は、直下に配置されたセレクタ５４〜Ｓ７
への配線と、整列回路６ａ、６ｂにおける４ビット分の
Ｘ方向の距離に配置されたそれぞれ対応するセレクタＳ
Ｏ〜Ｓ３への配線となる。さらに、整列回路６ｂのＢＯ
〜Ｂ３の接続配線は、整列回路６ａ、６ｂにおける４ビ
ット分のＸ方向の距離に配置されたそれぞれ対応するセ
レクタ８４〜Ｓｌｌへの配線となる。
３及び整列回路６ｂの８４〜Ｂ７の接続配線は、すべて
直下に配置された対応するセレクタＳＯ〜Ｓ３，３８〜
Ｓｌｌへの配線となる。また、整列回路６ａのＡ４〜Ａ
７の接続配線は、直下に配置されたセレクタ５４〜Ｓ７
への配線と、整列回路６ａ、６ｂにおける４ビット分の
Ｘ方向の距離に配置されたそれぞれ対応するセレクタＳ
Ｏ〜Ｓ３への配線となる。さらに、整列回路６ｂのＢＯ
〜Ｂ３の接続配線は、整列回路６ａ、６ｂにおける４ビ
ット分のＸ方向の距離に配置されたそれぞれ対応するセ
レクタ８４〜Ｓｌｌへの配線となる。
このように、第２ｒＩＩＪに示すような第１段目のセレ
クタＳＯ〜Ｓｌｌの配置にあっては、接続配線には上述
したように規則性が生じることになる。
クタＳＯ〜Ｓｌｌの配置にあっては、接続配線には上述
したように規則性が生じることになる。
これにより、整列回路６ａ、６ｂと第１段目のセレクタ
群１３との接続配線にあっては、配線網が単純となり、
配線領域を効率良く使用して不要な領域を抑制すること
ができるようになる。この結果、配線の占有面積を縮小
して構成の小型化に寄与することが可能となる。
群１３との接続配線にあっては、配線網が単純となり、
配線領域を効率良く使用して不要な領域を抑制すること
ができるようになる。この結果、配線の占有面積を縮小
して構成の小型化に寄与することが可能となる。
また、最も長い配線であっても、整列回路６ａ。
６ｂにおけるＸ方向の４（（ｎ−８）／２１ ビット分
の長さに抑えることが可能となり、シフト動作における
信号伝搬速度の向上に寄与することができる。
の長さに抑えることが可能となり、シフト動作における
信号伝搬速度の向上に寄与することができる。
ｖｓ２段目のセレクタ群１４は、１０個のセレクタ５Ｏ
−Ｓ９からなり、セレクタＳＯ〜Ｓ７は第１段目のセレ
クタＳＯ〜Ｓ７と同様に、それぞれ整列回路６ａ、６ｂ
の０〜７ビツトの領域に対応して同一ビットの領域に配
置されている。一方、セレクタＳ８はシフト量である２
ビツト離れたビットデータに対応したセレクタＳ６に隣
接して、整列回路６ｇ、６ｂの６ビツト目（Ａ６）の領
域に対応して配置されている。また、セレクタＳ９は２
ビツト離れたとットデータに対応したセレクタＳ７に隣
接して、整列回路６ｇ、６ｂの７ビツト目（Ａ７）の領
域に対応して配置されている。
−Ｓ９からなり、セレクタＳＯ〜Ｓ７は第１段目のセレ
クタＳＯ〜Ｓ７と同様に、それぞれ整列回路６ａ、６ｂ
の０〜７ビツトの領域に対応して同一ビットの領域に配
置されている。一方、セレクタＳ８はシフト量である２
ビツト離れたビットデータに対応したセレクタＳ６に隣
接して、整列回路６ｇ、６ｂの６ビツト目（Ａ６）の領
域に対応して配置されている。また、セレクタＳ９は２
ビツト離れたとットデータに対応したセレクタＳ７に隣
接して、整列回路６ｇ、６ｂの７ビツト目（Ａ７）の領
域に対応して配置されている。
このような配置にあって、セレクタＳＯ〜Ｓ９は第１段
目のセレクタ群１３のセレクタＳＯ〜Ｓ９にそれぞれ対
応して接続配線されているとともに、第１段目のセレク
タ８２〜Ｓｌｌにそれぞれ対応して接続配線されている
。
目のセレクタ群１３のセレクタＳＯ〜Ｓ９にそれぞれ対
応して接続配線されているとともに、第１段目のセレク
タ８２〜Ｓｌｌにそれぞれ対応して接続配線されている
。
このような接続配線にあって、第１段目のセレクタ群１
３のセレクタ５Ｏ−８ｌとＳ１０〜Ｓ１１の接続配線は
、それぞれのセレクタＳＯ〜Ｓ１とＳ１０〜Ｓ１１の直
下に配置されたセレクタ群１４のセレクタＳＯ〜Ｓ１と
Ｓ８〜Ｓ９への配線となる。また、第１段目のセレクタ
群１３のセレクタ８２〜Ｓ７の接続配線は、それぞれの
セレクタ８２〜Ｓ７の直下に配置されたセレクタ群１４
のセレクタ８２〜Ｓ７への配線と、２ビット分のＸ方向
の距離に配置されたセレクタＳＯ〜Ｓ５への配線となる
。さらに、セレクタＳ８．Ｓ９の接続配線は、それぞれ
２ビット分のＸ方向の距離に隣接して配置されたセレク
タＳ６．Ｓ８、セレクタＳ７．Ｓ９への配線となる。
３のセレクタ５Ｏ−８ｌとＳ１０〜Ｓ１１の接続配線は
、それぞれのセレクタＳＯ〜Ｓ１とＳ１０〜Ｓ１１の直
下に配置されたセレクタ群１４のセレクタＳＯ〜Ｓ１と
Ｓ８〜Ｓ９への配線となる。また、第１段目のセレクタ
群１３のセレクタ８２〜Ｓ７の接続配線は、それぞれの
セレクタ８２〜Ｓ７の直下に配置されたセレクタ群１４
のセレクタ８２〜Ｓ７への配線と、２ビット分のＸ方向
の距離に配置されたセレクタＳＯ〜Ｓ５への配線となる
。さらに、セレクタＳ８．Ｓ９の接続配線は、それぞれ
２ビット分のＸ方向の距離に隣接して配置されたセレク
タＳ６．Ｓ８、セレクタＳ７．Ｓ９への配線となる。
このような接続配線にあっても、上述した整列回路６ａ
、６ｂと第１段目のセレクタ群１３との接続配線と同様
に規則性が生じて、配線網が単純化し、同様の効果を得
ることができる。
、６ｂと第１段目のセレクタ群１３との接続配線と同様
に規則性が生じて、配線網が単純化し、同様の効果を得
ることができる。
第３段目のセレクタ群１５は、９個のセレクタＳＯ〜Ｓ
８からなり、セレクタＳＯ〜Ｓ７は第１段目のセレクタ
ＳＯ〜Ｓ７と同様に、それぞれ整列回路６ａ、６ｂの０
〜７ビツトの領域に対応して同一ビットの領域に配置さ
れている。一方、セレクタＳ８はシフト量である１ビツ
ト離れたビットデータに対応したセレクタＳ７に隣接し
て、整列回路６ａ、６ｂの７ビツト目（Ａ７）の領域に
対応して配置されている。第４段目のセレクタ群１６の
セレクタも、第３段目のセレクタ群１５におけるセレク
タと同様に配置されている。
８からなり、セレクタＳＯ〜Ｓ７は第１段目のセレクタ
ＳＯ〜Ｓ７と同様に、それぞれ整列回路６ａ、６ｂの０
〜７ビツトの領域に対応して同一ビットの領域に配置さ
れている。一方、セレクタＳ８はシフト量である１ビツ
ト離れたビットデータに対応したセレクタＳ７に隣接し
て、整列回路６ａ、６ｂの７ビツト目（Ａ７）の領域に
対応して配置されている。第４段目のセレクタ群１６の
セレクタも、第３段目のセレクタ群１５におけるセレク
タと同様に配置されている。
このような配置におけるそれぞれのセレクタ間の接続配
線にあっても、第２図に示すように、規則的となり、配
線網が単純化され、前述したと同様の効果を得ることが
できる。
線にあっても、第２図に示すように、規則的となり、配
線網が単純化され、前述したと同様の効果を得ることが
できる。
したがって、この発明を適用した例えば８ビツトのバレ
ルシフタにあっては、接続配線網が単純化されるととも
に、配線長を短かくすることが可能となり、占有面積を
縮小することができる。
ルシフタにあっては、接続配線網が単純化されるととも
に、配線長を短かくすることが可能となり、占有面積を
縮小することができる。
なお、この発明は、上記実施例に限ることはなく、取り
扱うデータ列のビット幅やシフト量は任意に設定するこ
とができる。
扱うデータ列のビット幅やシフト量は任意に設定するこ
とができる。
以上説明したように、この発明によれば、ｋ（くｎ）ビ
ットのシフトを行なうセレクタ列のセレクタのうち、０
〜（ｎ＝１）ビットのセレクタをシフトデータのビット
に対応して配置し、ｎビット以降のセレクタをにビット
離れたセレクタに隣接して配置するようにしたので、セ
レクタ間を接続する配線網に規則性を与えるとともに単
純化することが可能と鬼る。これにより、最大配線長及
び配線領域の縮小化を図り、構成の小型化、動作速度の
向上に寄与することができるバレルシフタを提供するこ
とができるようになる。
ットのシフトを行なうセレクタ列のセレクタのうち、０
〜（ｎ＝１）ビットのセレクタをシフトデータのビット
に対応して配置し、ｎビット以降のセレクタをにビット
離れたセレクタに隣接して配置するようにしたので、セ
レクタ間を接続する配線網に規則性を与えるとともに単
純化することが可能と鬼る。これにより、最大配線長及
び配線領域の縮小化を図り、構成の小型化、動作速度の
向上に寄与することができるバレルシフタを提供するこ
とができるようになる。
第１図はこの発明の一実施例に係わるバレルシフタの要
部構成のレイアウトを示す図、第２図はこの発明を８ビ
ツトのバレルシフタに適用した際のレイアウトを示す図
、 第３図は整列回路を有する従来のバレルシフタの概略構
成を示すブロック図、 第４図は第３図に示す整列回路のレイアウトを示す図、 第５図は第３図に示すバレルシフタにおけるセレクタの
接続配線を示す図である。 １〜４，１１．１３〜１６・・・セレクタ群５・・・セ
ルアレイ ６ ａ 、 ６ ｂ 、 １２ ａ 、 １２
ｂ −・・整列回路５Ｏ−８ｌｌ・・・セレクタ
部構成のレイアウトを示す図、第２図はこの発明を８ビ
ツトのバレルシフタに適用した際のレイアウトを示す図
、 第３図は整列回路を有する従来のバレルシフタの概略構
成を示すブロック図、 第４図は第３図に示す整列回路のレイアウトを示す図、 第５図は第３図に示すバレルシフタにおけるセレクタの
接続配線を示す図である。 １〜４，１１．１３〜１６・・・セレクタ群５・・・セ
ルアレイ ６ ａ 、 ６ ｂ 、 １２ ａ 、 １２
ｂ −・・整列回路５Ｏ−８ｌｌ・・・セレクタ
Claims (1)
- 【特許請求の範囲】 ２ｎビットのデータ列を整列してｎビット並列にシフ
トデータを与える整列手段を備え、基準データ列のビッ
トデータと基準データ列が所定のビット数シフトされた
データ列のビットデータのいずれか一方のビットデータ
を選択出力するセレクタが複数配列してなるセレクタ列
が複数段配置されて接続配線され、 ｋ（＜ｎ）ビットのシフトを行なう前記セレクタ列のセ
レクタのうち、０〜（ｎ−１）ビットのセレクタが前記
整列手段の０〜（ｎ−１）ビットのビットデータにそれ
ぞれ対応して配置され、ｎビット以降のそれぞれのセレ
クタがｋビット離間したセレクタに隣接配置されてなる
ことを特徴とするバレルシフタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196079A JPH0488422A (ja) | 1990-07-26 | 1990-07-26 | バレルシフタ |
| KR1019910012779A KR920003514A (ko) | 1990-07-26 | 1991-07-25 | 배럴시프터 |
| EP19910112518 EP0468505A3 (en) | 1990-07-26 | 1991-07-25 | Barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196079A JPH0488422A (ja) | 1990-07-26 | 1990-07-26 | バレルシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488422A true JPH0488422A (ja) | 1992-03-23 |
Family
ID=16351854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196079A Pending JPH0488422A (ja) | 1990-07-26 | 1990-07-26 | バレルシフタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0468505A3 (ja) |
| JP (1) | JPH0488422A (ja) |
| KR (1) | KR920003514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022048406A (ja) * | 2020-09-15 | 2022-03-28 | 三菱電機エンジニアリング株式会社 | インターフェース装置及び処理ユニット |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101782843B (zh) * | 2009-01-20 | 2012-05-30 | 雷凌科技股份有限公司 | 桶式移位器的分解方法及分解电路和其控制方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225921A (ja) * | 1988-07-15 | 1990-01-29 | Toshiba Corp | バレルシフタ |
-
1990
- 1990-07-26 JP JP2196079A patent/JPH0488422A/ja active Pending
-
1991
- 1991-07-25 KR KR1019910012779A patent/KR920003514A/ko not_active Abandoned
- 1991-07-25 EP EP19910112518 patent/EP0468505A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022048406A (ja) * | 2020-09-15 | 2022-03-28 | 三菱電機エンジニアリング株式会社 | インターフェース装置及び処理ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0468505A3 (en) | 1993-01-07 |
| KR920003514A (ko) | 1992-02-29 |
| EP0468505A2 (en) | 1992-01-29 |
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