JPH0677792A - マルチプレクサ回路及びデマルチプレクサ回路 - Google Patents

Abstract

(57)【要約】 【目的】 低消費電力で且つ信号の波形の劣化を抑制す
ることができ、さらに制御信号に急峻性を要求するマル
チプレクサの数を低減することができる高速動作に適し
たマルチプレクサ回路を提供する。 【構成】 マルチプレクサ回路１は９個のマルチプレク
サ１１〜１９と制御回路２０とを備えている。マルチプ
レクサ１１〜１９は２つの入力端子Ａ、Ｂと１つの出力
端子Ｚと制御信号端子Ｓとを有している。そして、マル
チプレクサ１１〜１９は、入力端子ＡまたはＢと出力端
子Ｚとを接続する８本の接続線４１〜４８により、高さ
が３である二分木状に接続されている。制御回路２０
は、制御信号ｃ１〜ｃ４をマルチプレクサ１１〜１９の
制御信号端子Ｓにそれぞれ出力することにより、１０個
の信号ｄ０〜ｄ９からなる並列信号ＩＤが１０個の信号
ｄ０〜ｄ９からなる直列信号ＯＤに変換されるようにマ
ルチプレクサ１１〜１９を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に用いら
れるマルチプレクサ回路及びデマルチプレクサ回路に関
する。

【０００２】

【従来の技術】従来における並列信号を直列信号に変換
するマルチプレクサ回路としては、図６に示すようなシ
フトレジスタが用いられたものが知られている。同図に
おいて、従来のマルチプレクサ回路６０は９個のマルチ
プレクサ７０〜７８と１０個のフリップフロップ８０〜
８９とを備えており、マルチプレクサ７０〜７８は、２
つの入力端子Ａ、Ｂと１つの出力端子Ｚと制御信号端子
Ｓとを有している。マルチプレクサ７０〜７８は、制御
信号端子Ｓに入力される制御信号ｃにより制御され、制
御信号ｃが“１”のときには入力端子Ａに入力されてい
る信号ｄ０、ｄ１、…、ｄ６、ｄ７またはｄ８を出力端
子Ｚからそれぞれ出力する一方、制御信号ｃが“０”の
ときには入力端子Ｂに入力されているフリップフロップ
８１、…、８６、８７、８８または８９の出力信号を出
力端子Ｚからそれぞれ出力する。

【０００３】上記従来のマルチプレクサ回路６０におい
て、制御信号ｃを“１”にすると、１０個の信号ｄ０〜
ｄ９がフリップフロップ８０〜８９にそれぞれ取り込ま
れる。次に、制御信号を“０”にすると、基本クロック
ｃｌｋの１サイクルごとに信号ｄ０〜ｄ９がシフトされ
マルチプレクサ回路６０の出力信号としてフリップフロ
ップ８０の出力端子Ｑから信号ｄ０〜ｄ９が順次出力さ
れる。

【０００４】このように、上記マルチプレクサ回路６０
は、１０個の信号ｄ０〜ｄ９が並列に並んでなる並列信
号ＩＤを入力して、１０個の信号ｄ０〜ｄ９が直列に並
んでなる直列信号ＯＤを出力する。

【０００５】また、従来における直列信号を並列信号に
変換するデマルチプレクサ回路としては、上記従来のマ
ルチプレクサ回路のマルチプレクサが１つの入力端子と
２つの出力端子を有するデマルチプレクサに置き換えら
れ、上記マルチプレクサ回路と略同様の構造をしている
ものが知られており、基本クロックの１サイクルごとに
直列信号を構成する信号がシフトされることにより順次
入力され、デマルチプレクサの出力端子が一斉に切り換
えられることにより上記信号が同時に出力されるものが
知られている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のマルチプレクサ回路及びデマルチプレクサ回路にお
いては、すべてのフリップフロップがシステム中で最も
高速の基本クロックでドライブされるためドライブ回路
の消費電力が大きいという欠点があり、また、高速の基
本クロックにより信号がシフトされるため信号の波形が
劣化してしまうという欠点がある。さらに、すべてのマ
ルチプレクサ（またはすべてのデマルチプレクサ）にお
いて、入力端子（または出力端子）の切り替えを高速で
行なう必要があるため、制御信号端子に与えられる制御
信号はその立ち上がり及び立ち下がりを急峻にしなけれ
ばならないという欠点がある。

【０００７】本発明はかかる問題に鑑みてなされたもの
であり、低消費電力で且つ信号の波形の劣化を抑制する
ことができ、さらに制御信号に急峻性を要求するマルチ
プレクサまたはデマルチプレクサの数を低減することが
できる高速動作に適したマルチプレクサ回路及びデマル
チプレクサ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、Ｎ個の信号からなる並列信号を
該Ｎ個の信号からなる直列信号に変換する場合に、２つ
の入力端子と１つの出力端子を有する（Ｎ−１）個のマ
ルチプレクサ同士を二分木状に且つ該二分木の高さが最
低となるように接続するものである。

【０００９】具体的に請求項１の発明が講じた解決手段
は、Ｎ個の信号が並列に並んでなる並列信号を入力する
と該並列信号を構成するＮ個の信号が直列に並んでなる
直列信号を出力するマルチプレクサ回路を対象とし、上
記並列信号を構成するＮ個の信号のうちの１個の信号ま
たは直列に並んだ少なくとも２個の信号からなる入力信
号を入力するための２つの入力端子と、該２つの入力端
子からそれぞれ入力された２つの入力信号を構成するす
べての信号が直列に並んだ出力信号を出力するための出
力端子とを有する（Ｎ−１）個のマルチプレクサを備え
ており、該（Ｎ−１）個のマルチプレクサは、該（Ｎ−
１）個のマルチプレクサのうちの一のマルチプレクサの
出力端子と他のマルチプレクサの２つの入力端子のうち
の１つの入力端子とを接続する（Ｎ−２）本の接続線に
より、高さが（ｌｏｇ₂ Ｎ）−１≦ｈ＜ｌｏｇ₂ Ｎを満
たす整数ｈである二分木状に接続されている構成とする
ものである。

【００１０】請求項２の発明は、請求項１の発明におい
て、１０個の信号からなる並列信号を該１０個の信号か
らなる直列信号に変換する場合であり、９個のマルチプ
レクサ同士を高さが３である二分木状に接続するもので
ある。

【００１１】具体的請求項２の発明が講じた解決手段
は、１０個の信号が並列に並んでなる並列信号を入力す
ると該並列信号を構成する１０個の信号が直列に並んで
なる直列信号を出力するマルチプレクサ回路を対象と
し、上記並列信号を構成する１０個の信号のうちの１個
の信号または直列に並んだ少なくとも２個の信号からな
る入力信号を入力するための２つの入力端子と、該２つ
の入力端子からそれぞれ入力された２つの入力信号を構
成するすべての信号が直列に並んだ出力信号を出力する
ための出力端子とを有する９個のマルチプレクサを備え
ており、該９個のマルチプレクサは、該９個のマルチプ
レクサのうちの一のマルチプレクサの出力端子と他のマ
ルチプレクサの２つの入力端子のうちの１つの入力端子
とを接続する８本の接続線により、高さが３である二分
木状に接続されている構成とするものである。

【００１２】請求項３の発明は、請求項２の発明の構成
に、上記９個のマルチプレクサのそれぞれを、当該マル
チプレクサが、上記並列信号を構成する１０個の信号の
うちの１個の信号または直列に並んだ少なくとも２個の
信号からなる入力信号を２つの入力端子からそれぞれ入
力すると、該２つの入力端子からそれぞれ入力された２
つの入力信号を構成するすべての信号を直列に並べ変え
るように且つ該すべての信号が直列に並び変えられてな
る出力信号を出力端子から出力するように制御する制御
手段を備えている構成を付加するものである。

【００１３】また、上記目的を達成するため、請求項４
の発明は、Ｎ個の信号からなる直列信号を該Ｎ個の信号
からなる並列信号に変換する場合に、１つの入力端子と
２つの出力端子を有する（Ｎ−１）個のデマルチプレク
サ同士を二分木状に且つ該二分木の高さが最低となるよ
うに接続するものである。

【００１４】具体的に請求項４の発明が講じた解決手段
は、Ｎ個の信号が直列に並んでなる直列信号を入力する
と該直列信号を構成するＮ個の信号が並列に並んでなる
並列信号を出力するデマルチプレクサ回路を対象とし、
上記直列信号を構成するＮ個の信号のうちの少なくとも
２個の信号が直列に並んだ入力信号を入力するための入
力端子と、該入力端子から入力された入力信号を構成す
るすべての信号が２つに区分されたうちの一方の１個の
信号または直列に並んだ少なくとも２個の信号からなる
出力信号を出力するための第１の出力端子と、他方の１
個の信号または直列に並んだ少なくとも２個の信号から
なる出力信号を出力するための第２の出力端子とを有す
る（Ｎ−１）個のデマルチプレクサを備えており、該
（Ｎ−１）個のデマルチプレクサは、該（Ｎ−１）個の
デマルチプレクサのうちの一のデマルチプレクサの入力
端子と他のデマルチプレクサの第１または第２の出力端
子とを接続する（Ｎ−２）本の接続線により、高さが
（ｌｏｇ₂ Ｎ）−１≦ｈ＜ｌｏｇ₂ Ｎを満たす整数ｈで
ある二分木状に接続されている構成とするものである。

【００１５】

【作用】請求項１または請求項２の構成により、高速で
動作させなければならないフリップフロップを使用する
ことなく並列信号を直列信号に変換することができるた
め、電力の消費を大幅に低減することができる。また、
信号はシフトされることなく出力されるため、信号の波
形の劣化を抑制することができる。さらに、例えば、８
個の信号からなる並列信号が該８個の信号からなる直列
信号に変換される場合において上記８個の信号のそれぞ
れの時間的長さが各マルチプレクサにより１／２に短縮
されていくとすると、最終段である第３段の１個のマル
チプレクサから出力される上記８個の信号のそれぞれの
時間的長さに対して、第２段の２個のマルチプレクサか
ら出力される上記８個の信号のそれぞれの時間的長さは
２倍であり、第１段の４個のマルチプレクサから出力さ
れる上記８個の信号のそれぞれの時間的長さは４倍であ
る。従って、制御信号に急峻性を要求するマルチプレク
サは最終段の１個のみであり、他の６個のマルチプレク
サの制御信号は急峻性が要求されない。

【００１６】請求項３の構成により、制御手段は、９個
のマルチプレクサのそれぞれを制御するのに、例えば、
４（＝二分木の高さ３＋１）種類の制御信号を出力する
極めて簡単な回路により実現することができる。

【００１７】また、請求項４の構成により、上記と同様
に、高速で動作させなければならないフリップフロップ
を使用することなく直列信号を並列信号に変換すること
ができるため、電力の消費を大幅に低減することができ
る。また、信号はシフトされることなく入力されるた
め、信号の波形の劣化を抑制することができる。さら
に、制御信号に急峻性を要求するデマルチプレクサは第
１段の１個のみとすることができる。

【００１８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００１９】図１は本発明の一実施例に係るマルチプレ
クサ回路１を示している。同図において、上記実施例に
係るマルチプレクサ回路１は９個のマルチプレクサ１１
〜１９と制御手段としての制御回路２０とを備えてお
り、マルチプレクサ１１〜１９は、２つの入力端子Ａ、
Ｂと１つの出力端子Ｚと制御信号端子Ｓとを有してい
る。そして、９個のマルチプレクサ１１〜１９は、入力
端子ＡまたはＢと出力端子Ｚとを接続する８本の接続線
４１〜４８により、高さが３である二分木状に接続され
ている。

【００２０】信号をマルチプレクスするにはいくつかの
方法があるが、マルチプレクサ回路１は１０本の信号ｄ
０〜ｄ９を２本ずつ順次束ねていく。ここで、「束ね
る」という言葉は、２本の信号を、該２本の信号の時間
的長さを約１／２にそれぞれ短縮して１本の直列信号に
することを意味している。

【００２１】まず、１０本の信号ｄ０〜ｄ９を５本に束
ねるために５個のマルチプレクサ１１〜１５が第１段目
に配置されている。５本に束ねられたマルチプレクサ１
１〜１５の出力信号ｚ１〜ｚ５のうち４本の出力信号ｚ
１〜ｚ４は、第２段のマルチプレクサ１６、１７によ
り、さらに２本の出力信号ｚ６、ｚ７に束ねられる。次
に、第２段で束ねられなかったマルチプレクサ１５の出
力信号ｚ５とマルチプレクサ１７の出力信号ｚ７とを第
３段のマルチプレクサ１８が束ねる。そして最後に、マ
ルチプレクサ１６、１８の２本の出力信号ｚ６、ｚ８を
第４段のマルチプレクサ１９が１本に束ねて、マルチプ
レクサ１９から出力信号ｚ９が出力される。

【００２２】このように、１０本の信号ｄ０〜ｄ９が、
５本、３本、２本、１本と時分割的に順次束ねられてい
くので、信号ｄ０〜ｄ９の速度は各段を通過するごとに
約２倍ずつ速くなっていく、言い換えると、信号の時間
的長さは約１／２ずつ短縮されていく。

【００２３】従って、マルチプレクサ回路１は、並列信
号ＩＤとしての１０本の信号ｄ０〜ｄ９を入力して、信
号ｄ０〜ｄ９がその時間的長さを１／１０に短縮され直
列に並べ変えられてなる直列信号ＯＤ（＝ｚ９）を出力
する。

【００２４】マルチプレクサ回路１が上記のように動作
するように、マルチプレクサ１１〜１９の制御信号端子
Ｓには、制御回路２０から制御信号ｃ１〜ｃ４がそれぞ
れ入力される。マルチプレクサ１１〜１９は、制御信号
端子Ｓに入力される制御信号が“１”のときには、入力
端子Ａに入力されている入力信号を出力信号として出力
端子Ｚから出力する一方、制御信号が“０”のときに
は、入力端子Ｂに入力されている入力信号を出力信号と
して出力端子Ｚから出力する。

【００２５】以下、制御手段２０の制御信号ｃ１〜ｃ４
によるマルチプレクサ１１〜１９の制御を図１、図２及
び図３に基づいて説明する。

【００２６】図２は制御手段２０の制御信号ｃ１〜ｃ４
を示すタイムチャート図であり、図３はマルチプレクサ
１１〜１９の出力信号ｚ１〜ｚ９を示すタイムチャート
図である。

【００２７】第１段のマルチプレクサ１１〜１５は、基
本クロックｃｌｋの１／１０の速度である制御信号ｃ１
により制御される。マルチプレクサ１１〜１５の出力信
号ｚ１、ｚ２、ｚ３、ｚ４、ｚ５としては、基本クロッ
クｃｌｋの前半５サイクルの間には制御信号ｃ１が
“１”であるため、信号ｄ０、ｄ２、ｄ１、ｄ３、ｄ４
がそれぞれ選択される一方、基本クロックｃｌｋの後半
５サイクルの間には制御信号ｃ１が“０”であるため、
信号ｄ６、ｄ８、ｄ５、ｄ７、ｄ９がそれぞれ選択され
る。従って、マルチプレクサ１１は、１０サイクルの信
号ｄ０及びｄ６を入力して、信号ｄ０及びｄ６がその時
間的長さを５サイクルに短縮され直列に並べられてなる
出力信号ｚ１＝［ｄ０，ｄ６］を出力することになる。
同様に、マルチプレクサ１２、１３、１４、１５は、制
御信号ｃ１により制御され、出力信号ｚ２＝［ｄ２，ｄ
８］、ｚ３＝［ｄ１，ｄ５］、ｚ４＝［ｄ３，ｄ７］、
ｚ５＝［ｄ４，ｄ９］をそれぞれ出力する。

【００２８】第２段のマルチプレクサ１６及び１７は制
御信号ｃ２により制御される。マルチプレクサ１６の出
力信号ｚ６としては、基本クロックｃｌｋの最初の２サ
イクルの間においては制御信号ｃ２が“１”であるため
マルチプレクサ１１の出力信号ｚ１における信号ｄ０が
選択され、基本クロックｃｌｋの次の３サイクルの間に
おいては制御信号ｃ２が“０”であるためマルチプレク
サ１２の出力信号ｚ２における信号ｄ２が選択され、次
の２サイクルにおいては制御信号ｃ２が“１”であるた
めマルチプレクサ１１の出力信号ｚ１における信号ｄ６
が選択され、最後の３サイクルにおいては制御信号ｃ２
が“０”であるためマルチプレクサ１２の出力信号ｚ２
における信号ｄ８が選択される。従って、基本クロック
ｃｌｋの１０サイクルの間において、マルチプレクサ１
６は、マルチプレクサ１１の出力信号ｚ１＝［ｄ０，ｄ
６］とマルチプレクサ１２の出力信号ｚ２＝［ｄ２，ｄ
８］とを入力して、２サイクルの信号ｄ０と３サイクル
の信号ｄ２と２サイクルの信号ｄ６と３サイクルの信号
ｄ８とが直列に並べられてなる出力信号ｚ６＝［ｄ０，
ｄ２，ｄ６，ｄ８］を出力することになる。同様に、マ
ルチプレクサ１７は、マルチプレクサ１３の出力信号ｚ
３＝［ｄ１，ｄ５］とマルチプレクサ１４の出力信号ｚ
４＝［ｄ３，ｄ７］とを入力して、２サイクルの信号ｄ
１と３サイクルの信号ｄ３と２サイクルの信号ｄ５と３
サイクルの信号ｄ７とが直列に並べられてなる出力信号
ｚ７＝［ｄ１，ｄ３，ｄ５，ｄ７］を出力する。

【００２９】第３段のマルチプレクサ１８は制御信号ｃ
３により制御される。マルチプレクサ１８の出力信号ｚ
８としては、基本クロックｃｌｋの最初の４サイクルの
間においては制御信号ｃ３が“１”であるためマルチプ
レクサ１７の出力信号ｚ７における２サイクルの信号ｄ
１及び２サイクルの信号ｄ３が直列に並んだ信号［ｄ
１，ｄ３］が選択され、次の１サイクルの間においては
制御信号ｃ３が“０”であるためマルチプレクサ１５の
出力信号ｚ５における信号ｄ４が選択され、次の４サイ
クルにおいては制御信号ｃ３が“１”であるためマルチ
プレクサ１７の出力信号ｚ７における２サイクルの信号
ｄ５及び２サイクルの信号ｄ７が直列に並んだ信号［ｄ
５，ｄ７］が選択され、最後の１サイクルにおいては制
御信号ｃ３が“０”であるためマルチプレクサ１５の出
力信号ｚ５における信号ｄ９が選択される。従って、基
本クロックｃｌｋの１０サイクルの間において、マルチ
プレクサ１８は、マルチプレクサ１７の出力信号ｚ７＝
［ｄ１，ｄ３，ｄ５，ｄ７］とマルチプレクサ１５の出
力信号ｚ５＝［ｄ４，ｄ９］とを入力して、２サイクル
の信号ｄ１及びｄ３と１サイクルの信号ｄ４と２サイク
ルの信号ｄ５及びｄ７と１サイクルの信号ｄ９とが直列
に並べられてなる出力信号ｚ８＝［ｄ１，ｄ３，ｄ４，
ｄ５，ｄ７，ｄ９］を出力することになる。

【００３０】第４段のマルチプレクサ１９は制御信号ｃ
４により制御される。ここで、基本クロックｃｌｋの１
０サイクルにおける制御信号ｃ４の１サイクルごとの値
は“１，０，１，０，０，０，１，０，１，０”であ
り、マルチプレクサ１９の出力信号ｚ９としては、制御
信号ｃ４が“１”であるときにはマルチプレクサ１６の
出力信号ｚ６における信号ｄ０、ｄ２、ｄ６またはｄ８
が選択される一方、制御信号ｃ４が“０”であるときに
はマルチプレクサ１８の出力信号ｚ８における信号ｄ
１、ｄ３、ｄ４、ｄ５、ｄ７またはｄ９が選択される。
従って、基本クロックｃｌｋの１０サイクルの間におい
て、マルチプレクサ１９は、マルチプレクサ１６の出力
信号ｚ６＝［ｄ０，ｄ２，ｄ６，ｄ８］とマルチプレク
サ１８の出力信号ｚ８＝［ｄ１，ｄ３，ｄ４，ｄ５，ｄ
７，ｄ９］とを入力して、１サイクルの信号ｄ０〜ｄ９
が直列に並べられてなる直列信号ＯＤである出力信号ｚ
９＝［ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ
７，ｄ８，ｄ９］を出力する。

【００３１】このように、上記マルチプレクサ回路１
は、高速で動作させなければならないフリップフロップ
を使用することなく、１０個の信号ｄ０〜ｄ９が並列に
並んでなる並列信号ＩＤを、１０個の信号ｄ０〜ｄ９が
直列に並んでなる直列信号ＯＤに変換することができ
る。このため、従来のマルチプレクサ回路に比較して電
力の消費を大幅に低減することができる。また、信号ｄ
０〜ｄ９はシフトされることなく出力されるため、信号
ｄ０〜ｄ９の波形の劣化を抑制することができる。

【００３２】また、時間的長さの短い即ち高速な信号ｄ
０〜ｄ９が通過するのは最終段のマルチプレクサ１９の
みであり、一段ずつ前段に戻るに従って、信号ｄ０〜ｄ
９の速度は約１／２になっていき、第１段のマルチプレ
クサ１１〜１５を通過する信号ｄ０〜ｄ９の速度に至っ
ては、基本クロックｃｌｋの速度の１／１０となる。従
って、急峻な立ち上がり及び立ち下がりを要求される制
御信号は最終段のマルチプレクサ１９に入力される制御
信号ｃ４のみであり、他の制御信号ｃ１〜ｃ３は急峻性
が要求されない。

【００３３】さらに、制御信号ｃ１〜ｃ４を発生する制
御回路２０は、極めて簡単な回路により実現することが
できる。以下、制御回路２０の一例を図４及び図５に基
づいて説明する。

【００３４】図４は制御回路２０の一例を示しており、
同図において、制御回路２０は、５進のシフトカウンタ
から構成されており、詳しくは、５つのフリップフロッ
プ３１〜３５と否定論理和素子５１と２つの論理積素子
５２、５３と排他的論理和素子５４と否定素子５５とを
備えている。

【００３５】図５は、基本クロック信号ｃｌｋとフリッ
プフロップ３１〜３５の出力信号ｑ１〜ｑ５と制御信号
ｃ１〜ｃ４との関係を示すタイムチャート図である。同
図に示すように、制御信号ｃ２は、フリップフロップ３
１の出力端子Ｑから出力される出力信号ｑ１により得ら
れる。基本クロックの１／１０の速度の制御信号ｃ１
は、フリップフロップ３１の出力端子／Ｑから出力され
る出力信号／（ｑ１）とフリップフロップ３３の出力端
子／Ｑから出力される出力信号／（ｑ３）との論理積の
演算結果が、フリップフロップ３４及び排他的論理和素
子５４により構成されるトグルフリップフロップに入力
され該トグルフリップフロップの出力信号ｑ４により得
られる。制御信号ｃ３は、フリップフロップ３１の出力
信号／（ｑ１）とフリップフロップ３３の出力信号／
（ｑ３）との論理積の演算結果が否定素子５５を通過し
て得られる。最も高速の制御信号ｃ４は、フリップフロ
ップ３５の出力端子Ｑから出力される基本クロックｃｌ
ｋの１／２の速度の出力信号ｑ５と制御信号ｃ３との論
理積が論理積素子５３により行なわれることによって得
られる。

【００３６】上記実施例はマルチプレクサ回路について
の実施例であるが、上記実施例に係るマルチプレクサ回
路の９個のマルチプレクサが１つの入力端子と２つの出
力端子を有する９個のデマルチプレクサに置き換えら
れ、該９個のデマルチプレクサが接続線により上記マル
チプレクサ回路と同様に高さが３である二分木状に接続
されることによってデマルチプレクサ回路が構成され
る。このようなデマルチプレクサ回路は、１０個の信号
が直列に並んでなる直列信号を入力すると該直列信号を
構成する１０個の信号が並列に並んでなる並列信号を出
力することができる。このため、上記デマルチプレクサ
回路によると、上記実施例に係るマルチプレクサ回路と
同様に、高速で動作させなければならないフリップフロ
ップを使用することなく直列信号を並列信号に変換する
ことができるため、電力の消費を大幅に低減することが
できる。また、信号はシフトされることなく入力される
ため、信号の波形が劣化することを抑制することができ
る。さらに、制御信号に急峻性を要求するデマルチプレ
クサは第１段の１個のみとすることができる。

【００３７】

【発明の効果】以上説明したように、請求項１または請
求項２の発明に係るマルチプレクサによると、システム
中で一番高速のクロックによりドライブしなければなら
ないフリップフロップを使用することなく並列信号を直
列信号に変換することができるため、電力の消費を大幅
に低減することができる。また、信号は何段にもわたっ
てシフトされるということがないため、信号の波形の劣
化を抑制することができる。さらに、立ち上がり及び立
ち下がりが急峻な制御信号により駆動しなければならな
いマルチプレクサは、最終段の１個のみにすることがで
きる。

【００３８】請求項３の発明に係るマルチプレクサによ
ると、例えば、９個のマルチプレクサのそれぞれを４種
類の制御信号を出力する極めて簡単な制御回路により制
御することができる。

【００３９】従って、低消費電力で且つ信号の波形の劣
化を抑制し、さらに制御信号に急峻性を要求するマルチ
プレクサの数を低減することができる高速動作に適した
マルチプレクサ回路を提供することができる。

【００４０】また、請求項４の発明に係るデマルチプレ
クサによると、上記と同様に、高速で動作させなければ
ならないフリップフロップを使用することなく直列信号
を並列信号に変換することができるため、電力の消費を
大幅に低減することができる。また、信号はシフトされ
ることなく入力されるため、信号の波形が劣化すること
を抑制することができる。さらに、立ち上がり及び立ち
下がりが急峻な制御信号により駆動しなければならない
デマルチプレクサは第１段の１個のみとすることができ
る。

【００４１】従って、低消費電力で且つ信号の波形の劣
化を抑制し、さらに制御信号に急峻性を要求するデマル
チプレクサの数を低減することができる高速動作に適し
たデマルチプレクサ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマルチプレクサ回路を
示す配線図である。

【図２】上記マルチプレクサ回路の制御信号を示すタイ
ムチャート図である。

【図３】上記マルチプレクサ回路のマルチプレクサの出
力信号を示すタイムチャート図である。

【図４】上記マルチプレクサ回路の制御回路を示す配線
図である。

【図５】上記マルチプレクサ回路の制御信号と上記制御
回路のフリップフロップの出力信号との関係を示すタイ
ムチャート図である。

【図６】従来のマルチプレクサ回路を示す配線図であ
る。

【符号の説明】

１ マルチプレクサ回路 １１〜１９ マルチプレクサ ２０ 制御回路（制御手段） ４１〜４８ 接続線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｎ個の信号が並列に並んでなる並列信号
   を入力すると該並列信号を構成するＮ個の信号が直列に
   並んでなる直列信号を出力するマルチプレクサ回路であ
   って、 上記並列信号を構成するＮ個の信号のうちの１個の信号
   または直列に並んだ少なくとも２個の信号からなる入力
   信号を入力するための２つの入力端子と、該２つの入力
   端子からそれぞれ入力された２つの入力信号を構成する
   すべての信号が直列に並んだ出力信号を出力するための
   出力端子とを有する（Ｎ−１）個のマルチプレクサを備
   えており、 該（Ｎ−１）個のマルチプレクサは、該（Ｎ−１）個の
   マルチプレクサのうちの一のマルチプレクサの出力端子
   と他のマルチプレクサの２つの入力端子のうちの１つの
   入力端子とを接続する（Ｎ−２）本の接続線により、高
   さが （ｌｏｇ₂ Ｎ）−１≦ｈ＜ｌｏｇ₂ Ｎ を満たす整数ｈである二分木状に接続されていることを
   特徴とするマルチプレクサ回路。
2. 【請求項２】 １０個の信号が並列に並んでなる並列信
   号を入力すると該並列信号を構成する１０個の信号が直
   列に並んでなる直列信号を出力するマルチプレクサ回路
   であって、 上記並列信号を構成する１０個の信号のうちの１個の信
   号または直列に並んだ少なくとも２個の信号からなる入
   力信号を入力するための２つの入力端子と、該２つの入
   力端子からそれぞれ入力された２つの入力信号を構成す
   るすべての信号が直列に並んだ出力信号を出力するため
   の出力端子とを有する９個のマルチプレクサを備えてお
   り、 該９個のマルチプレクサは、該９個のマルチプレクサの
   うちの一のマルチプレクサの出力端子と他のマルチプレ
   クサの２つの入力端子のうちの１つの入力端子とを接続
   する８本の接続線により、高さが３である二分木状に接
   続されていることを特徴とするマルチプレクサ回路。
3. 【請求項３】 上記９個のマルチプレクサのそれぞれ
   を、当該マルチプレクサが、上記並列信号を構成する１
   ０個の信号のうちの１個の信号または直列に並んだ少な
   くとも２個の信号からなる入力信号を２つの入力端子か
   らそれぞれ入力すると、該２つの入力端子からそれぞれ
   入力された２つの入力信号を構成するすべての信号を直
   列に並べ変えるように且つ該すべての信号が直列に並び
   変えられてなる出力信号を出力端子から出力するように
   制御する制御手段を備えていることを特徴とする請求項
   ２記載のマルチプレクサ回路。
4. 【請求項４】 Ｎ個の信号が直列に並んでなる直列信号
   を入力すると該直列信号を構成するＮ個の信号が並列に
   並んでなる並列信号を出力するデマルチプレクサ回路で
   あって、 上記直列信号を構成するＮ個の信号のうちの少なくとも
   ２個の信号が直列に並んだ入力信号を入力するための入
   力端子と、該入力端子から入力された入力信号を構成す
   るすべての信号が２つに区分されたうちの一方の１個の
   信号または直列に並んだ少なくとも２個の信号からなる
   出力信号を出力するための第１の出力端子と、他方の１
   個の信号または直列に並んだ少なくとも２個の信号から
   なる出力信号を出力するための第２の出力端子とを有す
   る（Ｎ−１）個のデマルチプレクサを備えており、 該（Ｎ−１）個のデマルチプレクサは、該（Ｎ−１）個
   のデマルチプレクサのうちの一のデマルチプレクサの入
   力端子と他のデマルチプレクサの第１または第２の出力
   端子とを接続する（Ｎ−２）本の接続線により、高さが （ｌｏｇ₂ Ｎ）−１≦ｈ＜ｌｏｇ₂ Ｎ を満たす整数ｈである二分木状に接続されていることを
   特徴とするデマルチプレクサ回路。