JPH048948B2 - - Google Patents
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- Publication number
- JPH048948B2 JPH048948B2 JP1261270A JP26127089A JPH048948B2 JP H048948 B2 JPH048948 B2 JP H048948B2 JP 1261270 A JP1261270 A JP 1261270A JP 26127089 A JP26127089 A JP 26127089A JP H048948 B2 JPH048948 B2 JP H048948B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- semiconductor device
- logic circuit
- circuit section
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/926—Multiple bond pads having different sizes
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、その電源
接続用パツドの配置の改良に関する。
接続用パツドの配置の改良に関する。
たとえば、複雑な集積論理回路のような大規模
集積回路（以下LSIとする）においては、顧客の
要求に応じて非常に多数の種類が存在する。この
ような多数の種類のLSIを迅速且つ低コストで製
造するために、マスタスライス方式が提案されて
いる。この方式では、論理ゲートを基本セルとし
て多数配列させて予め製造し、顧客の要求に応じ
て基本セル内および基本セル間の配線パターンの
みを後に個別的に製造するものであり、これらの
基本セルパターンおよび配線パターンはコンピユ
ータによつて設計される。
集積回路（以下LSIとする）においては、顧客の
要求に応じて非常に多数の種類が存在する。この
ような多数の種類のLSIを迅速且つ低コストで製
造するために、マスタスライス方式が提案されて
いる。この方式では、論理ゲートを基本セルとし
て多数配列させて予め製造し、顧客の要求に応じ
て基本セル内および基本セル間の配線パターンの
みを後に個別的に製造するものであり、これらの
基本セルパターンおよび配線パターンはコンピユ
ータによつて設計される。
従来、集積論理LSIにおいては、基本セルが周
期的に配置された基本セルアレイが配置され、そ
の周辺部に入出力バツフアがやはり周基的に配置
され、さらに、入出力バツフアの周辺部に外部接
続用パツドが形成される。この場合、基本セルア
レイ、入出力バツフア等の素子が形成される領域
を素子形成領域（アクテイブ領域）、その他の領
域を非素子形成領域（ノンアクテイブ領域）と呼
び、特に、非素子形成領域のうち、パツド、引き
出し線その他の配線等のいずれも形成されない領
域をデツド領域と呼ぶ。すなわち、外部接続用パ
ツドは素子形成領域の周辺部に配置されることに
なる。このように、CADによつて各領域を周期
的に配置すると、周辺部のコーナー部にデツド領
域が発生しやすくなる。従来、このようなコーナ
ー部のデツド領域をできるだけ少なくするため
に、入出力バツフアの一部等をコーナー部に形成
していた。
期的に配置された基本セルアレイが配置され、そ
の周辺部に入出力バツフアがやはり周基的に配置
され、さらに、入出力バツフアの周辺部に外部接
続用パツドが形成される。この場合、基本セルア
レイ、入出力バツフア等の素子が形成される領域
を素子形成領域（アクテイブ領域）、その他の領
域を非素子形成領域（ノンアクテイブ領域）と呼
び、特に、非素子形成領域のうち、パツド、引き
出し線その他の配線等のいずれも形成されない領
域をデツド領域と呼ぶ。すなわち、外部接続用パ
ツドは素子形成領域の周辺部に配置されることに
なる。このように、CADによつて各領域を周期
的に配置すると、周辺部のコーナー部にデツド領
域が発生しやすくなる。従来、このようなコーナ
ー部のデツド領域をできるだけ少なくするため
に、入出力バツフアの一部等をコーナー部に形成
していた。
たとえば、第４図は従来の半導体装置のレイア
ウトを示す図である。第４図において、１は集積
論理回路を構成する半導体装置であつて、基本セ
ルアレイ形成領域２、入出力バツフア形成領域３
−１，３−２，…，３−５６、入出力バツフア形
成領域４−１，４−２，４−３，４−４、信号用
パツド領域P1，P2，…，P60、電源用パツド領域
GND，VCC等からなる。この場合、基本セルアレ
イ形成領域２、入出力バツフア形成領域３−１，
３−２，…，３−５６、入出力バツフア形成領域
４−１〜４−４は素子形成領域であつて、その周
辺部にパツド領域が設けられている。なお、コー
ナー部に設けられた４つの入出力バツフア形成領
域４−１，４−２，４−３，４−４およびそれら
のパツド領域P57，P58，P59，P60は、他の入出力
バツフア形成領域３−１，３−２，…，３−５６
およびそれらのパツド領域P1，P2，…，P56の周
期性から外れており、この結果、このようなコー
ナー部のバツフア形成領域はCADよりも手作業
による設計にもとづいて行われる。
ウトを示す図である。第４図において、１は集積
論理回路を構成する半導体装置であつて、基本セ
ルアレイ形成領域２、入出力バツフア形成領域３
−１，３−２，…，３−５６、入出力バツフア形
成領域４−１，４−２，４−３，４−４、信号用
パツド領域P1，P2，…，P60、電源用パツド領域
GND，VCC等からなる。この場合、基本セルアレ
イ形成領域２、入出力バツフア形成領域３−１，
３−２，…，３−５６、入出力バツフア形成領域
４−１〜４−４は素子形成領域であつて、その周
辺部にパツド領域が設けられている。なお、コー
ナー部に設けられた４つの入出力バツフア形成領
域４−１，４−２，４−３，４−４およびそれら
のパツド領域P57，P58，P59，P60は、他の入出力
バツフア形成領域３−１，３−２，…，３−５６
およびそれらのパツド領域P1，P2，…，P56の周
期性から外れており、この結果、このようなコー
ナー部のバツフア形成領域はCADよりも手作業
による設計にもとづいて行われる。
しかしながら、上述の従来形においては、２つ
の電源パツドVCC，GNDはそれぞれ異なる箇所に
設けられており、その結果、第４図の拡大図を第
５図に示すように、２つの電源パツドVCC，GND
と斜線で示す配線パターンとを接続する引き出し
線Ａ，Ｂが占有する面積が大きくなり、この結
果、入出力パツドの配置が困難になるという課題
がある。
の電源パツドVCC，GNDはそれぞれ異なる箇所に
設けられており、その結果、第４図の拡大図を第
５図に示すように、２つの電源パツドVCC，GND
と斜線で示す配線パターンとを接続する引き出し
線Ａ，Ｂが占有する面積が大きくなり、この結
果、入出力パツドの配置が困難になるという課題
がある。
従つて、本発明の目的は、電源パツドVCC，
GNDと配線パターンとを接続する引き出し線の
占有面積を小さくして入出力パツド（信号パツ
ド）の配置を容易にすることにある。
GNDと配線パターンとを接続する引き出し線の
占有面積を小さくして入出力パツド（信号パツ
ド）の配置を容易にすることにある。
上述の課題を解決するための手段は、２つの電
源パツドVCC，GNDを半導体装置（チツプ）の同
一コーナー領域に設けることである。
源パツドVCC，GNDを半導体装置（チツプ）の同
一コーナー領域に設けることである。
上述の手段によれば、２つの電源パツドVCC，
GNDを同一のコーナー領域に移動し、且つ第３
図に示すごとく、２本の引き出し線を互いにオー
バーラツプするように配設しているので、配線パ
ターンとの引き出し線の占有部分が小さくなる。
GNDを同一のコーナー領域に移動し、且つ第３
図に示すごとく、２本の引き出し線を互いにオー
バーラツプするように配設しているので、配線パ
ターンとの引き出し線の占有部分が小さくなる。
第１図は本発明に係る半導体装置の一実施例の
レイアウト図である。第１図において、第４図の
構成要素と同一の要素については同一の参照番号
を付してある。すなわち、コーナー部には電源パ
ツド領域VCC，GNDが設けられ、この結果、第４
図の入出力バツフア領域４−１，４−２，４−
３，４−４およびそれらのパツド領域P57，P58，
P59，P60の代りに、入出力バツフア領域４′−１，
４′−２，４′−３，４′−４およびそれらのパツ
ド領域P′57，P′58，P′59，P′60が設けられている。
この場合、入出力バツフア領域４′−１，４′−
２，４′−３，４′−４およびそれらのパツド領域
P′57，P′58，P′59，P′60は他の入出力バツフア領域
３−１，３−２，…，３−５６およびそれらのパ
ツド領域P1，P2，…，P56と周期性を有する。従
つて、第１図の半導体装置においては、第４図の
半導体装置に比較して、パターンの周期性が向上
してCADを有効的に利用することもできる。
レイアウト図である。第１図において、第４図の
構成要素と同一の要素については同一の参照番号
を付してある。すなわち、コーナー部には電源パ
ツド領域VCC，GNDが設けられ、この結果、第４
図の入出力バツフア領域４−１，４−２，４−
３，４−４およびそれらのパツド領域P57，P58，
P59，P60の代りに、入出力バツフア領域４′−１，
４′−２，４′−３，４′−４およびそれらのパツ
ド領域P′57，P′58，P′59，P′60が設けられている。
この場合、入出力バツフア領域４′−１，４′−
２，４′−３，４′−４およびそれらのパツド領域
P′57，P′58，P′59，P′60は他の入出力バツフア領域
３−１，３−２，…，３−５６およびそれらのパ
ツド領域P1，P2，…，P56と周期性を有する。従
つて、第１図の半導体装置においては、第４図の
半導体装置に比較して、パターンの周期性が向上
してCADを有効的に利用することもできる。
第２図は第１図の部分拡大図、第３図は第２図
の部分拡大図である。第３図においては、配線パ
ターンPVCC，PGNDを詳細に図示してある。これら
の配線パターンは、通常、２層の導体層によつて
形成されるものであり、従つて、図示するごと
く、電源パツドVCC，GNDを各配線パターン
PVCC，PGNDに接続させることができる。
の部分拡大図である。第３図においては、配線パ
ターンPVCC，PGNDを詳細に図示してある。これら
の配線パターンは、通常、２層の導体層によつて
形成されるものであり、従つて、図示するごと
く、電源パツドVCC，GNDを各配線パターン
PVCC，PGNDに接続させることができる。
このように同一の電源接続用パツド領域に２個
の電源パツドVCC，GNDが設けると、これら２個
のパツドから引き出された引き出し電源線は、第
２図の矢印Ｃに示すようにオーバーラツプする。
この結果、電源パツドVCC，GNDと電源線PVCC，
PGNDとを接続する引き出し線の占有する面積が第
４図、第５図に示す従来装置よりも小さくて済
む。
の電源パツドVCC，GNDが設けると、これら２個
のパツドから引き出された引き出し電源線は、第
２図の矢印Ｃに示すようにオーバーラツプする。
この結果、電源パツドVCC，GNDと電源線PVCC，
PGNDとを接続する引き出し線の占有する面積が第
４図、第５図に示す従来装置よりも小さくて済
む。
さらに、上述のごとく、第４図、第５図の矢印
Ａ，Ｂに示す部分には入出力バツフアの信号パツ
ドが配置できないので、この部分に入出力パツド
を設けても使用することができないが、第１図〜
第３図においては、電源パツドVCC，GNDを入出
力バツフアが設けられていないチツプのコーナー
部に設けているので、より多くの入出力バツフア
を基本セル形成領域外側に配列することができ
る。
Ａ，Ｂに示す部分には入出力バツフアの信号パツ
ドが配置できないので、この部分に入出力パツド
を設けても使用することができないが、第１図〜
第３図においては、電源パツドVCC，GNDを入出
力バツフアが設けられていないチツプのコーナー
部に設けているので、より多くの入出力バツフア
を基本セル形成領域外側に配列することができ
る。
なお、上述の実施例では、CADによるマスタ
スライス方式の半導体装置について説明したが、
本発明はマスタスライス方式以外の半導体装置に
も適用できる。
スライス方式の半導体装置について説明したが、
本発明はマスタスライス方式以外の半導体装置に
も適用できる。
以上説明したように本発明によれば、電源パツ
ドと電源線の引き出し線の占有面積を小さくでき
るので、入出力バツフア用の信号パツドを増加さ
せることができる。
ドと電源線の引き出し線の占有面積を小さくでき
るので、入出力バツフア用の信号パツドを増加さ
せることができる。
第１図は本発明に係る半導体装置の一実施例を
示すレイアウト図、第２図は第１図の部分拡大
図、第３図はさらに第２図の部分拡大図、第４図
は従来の半導体装置の一実施例を示すレイアウト
図、第５図は第４図の部分拡大図である。 １…半導体装置、２…基本セルアレイ形成領域
（素子形成領域）、３−１，３−２，…，３−５
６，４′−１，４′−２，４′−３，４′−４…入出
力バツフア形成領域（素子形成領域）、４−１，
４−２，４−３，４−４…入力バツフア形成領
域、P1，P2，…，P60，P′57，P′58，P′59，P′60…
パツド領域、VCC，GND…電源パツド領域。
示すレイアウト図、第２図は第１図の部分拡大
図、第３図はさらに第２図の部分拡大図、第４図
は従来の半導体装置の一実施例を示すレイアウト
図、第５図は第４図の部分拡大図である。 １…半導体装置、２…基本セルアレイ形成領域
（素子形成領域）、３−１，３−２，…，３−５
６，４′−１，４′−２，４′−３，４′−４…入出
力バツフア形成領域（素子形成領域）、４−１，
４−２，４−３，４−４…入力バツフア形成領
域、P1，P2，…，P60，P′57，P′58，P′59，P′60…
パツド領域、VCC，GND…電源パツド領域。
Claims (1)
- 【特許請求の範囲】 １ チツプの中央部に設けられ、所定の動作を行
なう論理回路部と、 前記論理回路部に電源を供給する第１及び第２
の電源線と、 チツプ周縁部に設けられ、前記論理回路部へ入
力信号を供給し、又は該論理回路部からの出力信
号を受ける複数の信号用パツドと、 前記第１及び第２の電源線に電源電流を供給す
るために設けられた第１及び第２の電源接続用パ
ツドを有する半導体装置において、 前記第１及び第２の電源接続用パツドは、前記
チツプの同一コーナー領域内に配置され、さら
に、前記第１の電源接続用パツドと前記第１の電
源配線とを相互接続する第１の引き出し配線は、
前記第２の電源接続用パツドと前記第２の電源配
線とを相互接続する第２の引き出し配線上に設け
られていることを特徴とする半導体装置。 ２ 前記半導体装置は、さらに、前記論理回路部
の外側に配置され、前記信号用パツドと前記論理
回路部に接続された複数の入出力バツフアを有
し、 前記第１及び第２の電源配線は前記複数の入出
力バツフア上をまたがるように配設されているこ
とを特徴とする特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261270A JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261270A JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132066A Division JPS5833864A (ja) | 1981-08-25 | 1981-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138758A JPH02138758A (ja) | 1990-05-28 |
| JPH048948B2 true JPH048948B2 (ja) | 1992-02-18 |
Family
ID=17359494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261270A Granted JPH02138758A (ja) | 1989-10-07 | 1989-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138758A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6342165B2 (ja) * | 2014-01-24 | 2018-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
-
1989
- 1989-10-07 JP JP1261270A patent/JPH02138758A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02138758A (ja) | 1990-05-28 |
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