JPH0493032A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0493032A
JPH0493032A JP2209339A JP20933990A JPH0493032A JP H0493032 A JPH0493032 A JP H0493032A JP 2209339 A JP2209339 A JP 2209339A JP 20933990 A JP20933990 A JP 20933990A JP H0493032 A JPH0493032 A JP H0493032A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、絶縁性基板上例えばＳ　ＯＩ（Ｓｉ　Ｉ　１
ｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ　）膜に形成するバ
イポーラ型トランジスタＣ以下ＢＩＰ素子）の改良に関
する。
（従来の技術） ８０１膜上に形成したＢＩＰ素子は、低浮遊容量のため
に、バルクシリコン基板に形成されるＢｉＰ素子に較べ
て、高速動作が期待される。例えばＩ　ＥＥＥ　、　Ｅ
ＤＬ−ｓ　、　ＮＯ，３、ｐ、１０４．１９８７．ｂｙ
Ｊ　、　Ｃ、Ｓｔｕｒｍ　ｅｔ　ａｌ　、で知られたも
のを第６図に示した。
コレｕｓｉ基板１　上に５ｉｎ２膜２を介し、この上に
ｐ型層６３、及びｐ型層６３２を積層にしてベース領域
Ｂが形成されている。また、この領域の両側にはｎ型層
６８．６７のエミッタ領域Ｅ及びコレクタ領域Ｃが形成
されている。これらの領域には引き出し配線６ｏが接続
されて因る。６１は眉間絶縁膜である。
し７＞＝Ｌ、ＳＯＩラテラルＢＩＰ素子は、本質的に優
れていると考えられるにも拘らず、以下に述べる短所の
ために期待されたほどの高性能を示さなかった。
即ち、ベース領域６３１の不純物分布がエミッタ６８か
らコレクタ６７方向に掛けて均一濃度で構成されている
ため、キャリア走行時間が大きく、遮断周波数など高周
波特性の低下を招いていた点である。これらは構造上、
基板１表面と平行方向の不純物分布を変化させることが
困難であることに起因している。
（発明が解決しようとする裸題） 従来の半導体装置はキャリアのベース領域での走行時間
が長く、そのために高速動作性に劣るという問題があっ
た。
本発明は上記問題点に鑑みなされたもので、キャリアの
ベース走行時間が短く、極めて高速動作性に優れた半導
体装置を提供することを目的とする。
また、この様な半導体装置を容易に形成できる半導体装
置の製造方法を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 上記目的を達成するために、第１の発明は絶縁性基板表
面に形成された一導電型半導体のエミッタ領域と、この
エミッタ領域と同一導電型半導体を呈し前記絶縁性基板
表面に前記エミッタ領域から離間して形成されたコレク
タ領域と、このコレクタ領域と前記エミッタ領域に電気
的に接触し、その不純物製置が前記エミッタ領域よりも
前記コレクタ領域側で低く、前記エミッタ領域と逆の導
電型半導体を呈するベース領域とを具備する事を特徴と
する半導体装置を提供するものである。
また、第２の発明は、絶縁性基板表面に形成され、その
上に形成された制御ゲートによって内部にチャネルが形
成される一導電型半導体層、及びこの一導電型半導体層
の両側に形成されたソース・ドレイン領域を有する電界
効果トランジスタと、前記絶縁性基板表面に前記一導電
型半導体層と同一膜厚でかつ互いに離間して形成された
エミッタ・コレクタ領域及びこのエミッタ・コレクタ領
域の双方に電気的に接触し、不純物濃度がコレクタ側の
近傍で低い逆導電型半導体のベース領域を有するバイポ
ーラトランジスタとを具備する事を特徴とする半導体装
置を提供するものである。
さらに、第３の発明は、絶縁性基板表面に半導体層を形
成し、この半導体層を２つの領域に分け、一方にバイポ
ーラトランジスタ、他方に電界効果トランジスタを形成
するに当たり、前記半導体層の一方の上にはゲート電極
をまた他方の上にはベース電極を夫々形成した後、これ
らの電極をマスクにして前記半導体層にイオン注入を行
って前記ゲート電極に対してはソース・ドレイン領域を
また前記ベース電極に対してはエミッタ・コレクタ領域
を夫々自己整合的に形成する事を特徴とする半導体装置
の製造方法を提供するものである。
（作用） ＢＩＰ素子のベース領域中の不純物濃度は、エミッタ側
よシもコレクタ側で低濃度にし、必要以上に高めていな
いため、ベース領域中でのキャリアの走行時間を短くで
き、遮断周波数等の高周波特性を向上できる。
また、この様な不純物濃度分布を得るためにベス領域中
へ斜めからイオン注入を行っているために、極めて容易
にこのＢＩＰ素子を形成できる。
さらに、ＢＩＰ素子のエミッタ・コレクタ領域とＦＥＴ
のソース・ドレイン領域を、同一の半導体層から形成す
るために、製造工程が簡単である。
（実施例〕 本発明の詳細を実施例によって説明する。
本発明の第１の実施例に係る半導体装置の平面図を第１
図に示した。また夫々の断面Ａ−ＡＩ、Ｂ１３＋及びＣ
−Ｃ＋は夫々第２図（ａ）、第２図（ｂ）、及び第２図
（Ｃ）に示した。
この半導体装置はシリコン基板１上に５ｉｎ２膜２を介
して形成したＳＯＩ膜にＭＯＳＦＥＴとＮＰＮＢＩＰ　
素子を作シ込んだもので所請ＢｉＣＭＯ８になっている
。ＮＰＮＢＩＰ素子は、Ｐ型Ｓｉ層（内部ベース領域）
３ｏ　　、ｐ型Ｓｉ層（外部ベース領域）３、を積層し
たベース領域と、この両側に形成した＋ ｎ型Ｓｉ層のコレクタ領域７２、エミッタ領域８２とを
有する。
このＢｉＣＭＯ８には３つの特徴がある。第１に、ベー
ス領域の一部であるｐ型Ｓｉ層３９がエミッタ領域８！
よりもコレクタ領域７２側で不純物濃度が低くなってい
る事である。ここでは、ｐ型Ｓ１層３．にｐ型のイオン
注入層６を重ねて形成する事により達成された。これに
より、キャリア走行時間を短縮でき、遮断周波数などの
高周波特性を向上できる。
また第２に、コレクタ領域７２とエミッタ領域８□の夫
々のベース領域近傍には、これらの領域に比べて不純物
濃度が低い領域７３．Ｓｓを形成している事である。こ
れによシ、第６図に示した様な従来構造のＢＩＰ素子で
は、ベース・コレクタ接合部のコレクタ側の不純物濃度
が高いため、この接合部で高電界を発生しやすくアバラ
ンシェ破壊を生じペース開放エミッターコレクタ耐圧（
■Ｂｏｏ　）が著しく低くなるという問題があったが、
本実施例のＢＩＰ素子は、上述した構造により、この様
な問題が生じ難い。
さらに第３に、ＢＩＰ素子のみでは、集積化と共に消費
電力は著しく増大し大きな問題になる。
特にＳＯＩ膜上では放熱が悪いため消費電力の問題はさ
らに深刻になる。消費電力化のためには、０ＭＯ８構造
との混用が考えられる。そこで、本実施例では、ＢＩＰ
素子をＣＭＯ８ＦＥＴと混用しているために、全てＢＩ
Ｐ素子を使用した場合と比べ、全体の消費電力を大幅に
低減できるのである。
ところで、ＭＯＳＦＥＴのチャネル形領域３８とＢＩＰ
素子のエミッタ会コレクタ領域８ｚ、７ｚの膜厚（”ｏ
）は同一厚が良いがなかでも特に以下に示した実験式（
５）の膜厚にする方が好ましい。
ここで、φＦ二半導体のフェルミレベルｑ：電子電荷 Ｎ：半導体の不純物濃度 ＾ ε：半導体の誘電率 また、内部ベース領域３ｈさＴとｔ。との間には次式（
Ｂ）の関係がある事が好ましい。
Ｔ≧２・ｔｏ　　　・・・・・・・・・・・　ＦＢ）た
だし、 １００Ａ≦ｔｏ　≦３００ＯＡ ｔｏが１００大よりも薄くなるとｈＦＥが低下し、ＬＳ
Ｉ用のスイッチング素子として不適当なものしか得るこ
とができない。また、ｔｏが３００ＯＡを超えると特性
がバルクＳｉ基板に形成したトランジスタに近くなり、
ＳＯ■薄膜の利点を生かした高速動作ができなくなって
し筐うからである。
さらに、ベース領域の幅Ｗはｔ。以下である事がより好
ましい。
次ぎに、第Ｖ図及び第３図に沿って本実施例の半導体装
置の製造方法を具体的に説明する。
まず、Ｐ型単結晶シリコン基板１に、酸素イオンを加速
電圧１８０ｋＶ、　　ドーズ量２Ｘ１０　　ｔ：ｍ　　
で打ち込んだ後、１３００度０１２０時間のアニールで
厚さ４００　ｏ’ｈのＳ　ｉ　Ｏ，層２と厚さ２５００
にのＳＯＩ膜３１を形成する。この形成方法はイオン注
入に限るものではなく、Ｓｉ基板上にＣＶＤ−８ｉｎ。
膜を形成し、さらにこの上にポリＳｉを堆積した後これ
を液相、或は同相で単結晶化してＳＯＩ膜を形成しても
良い。（第３図（ａ）） 次にボロンイオンを加速電圧５ＱｋＶ、　　ドーズ量２
Ｘ１０　ｃｍ　　でイオン注入し、１０００度Ｃ，２時
間のアーールを加え、前記ＳＯＩ膜を濃度約１０１７ｍ
　のＰ型領域３２とする。次にボロンイオンを加速電圧
３ＱｋＶ、ドーズ量３Ｘ１０　　ｔｗｒ　　で注入した
後、９００度０１３０分間のアニールを施し、ＳＯＩ膜
３１表面に高Ｏ！に度Ｐｇ領域３．を形成する。
次に、ＣＶＤ酸化膜を４００ＯＡ堆積した後、周知のバ
ターニング技術を用いてＢＩＰ素子のベース領域となる
部分にレジストパターン５、を形成し、さらに反応性イ
オンエツチング技術を用いてＣＶＤ酸化膜４！を形成す
る。（第３図（ｂ））さらに露出したＳＯＩ膜３２，３
３をエツチングしてＰ型層３４を形成する。このとき、
ＳＯＩ膜３宜の残存膜厚は１００ＯＡであり、Ｐ型窩濃
度領域３３はＢＩＰ素子のベース領域以外を除去した。
（第３図（Ｃ）） 次に、レジスト５□を除去した後、ＢＩＰ素子、ＭＯ８
素子となる領域をレジストパターン５ｎ、５ｓで覆い、
エツチングしての領域のＳＯＩ膜を除去、島状の素子領
域３６，３？を形成した。（第３図（ｄ））。
さらにＭＯ８素子部と、ＢＩＰ素子のコレクタ領域をレ
ジスト５４，５１１で覆い、ボロンイオンを、基板に垂
直方向から斜め方向例えば４５度傾けた方向から、加速
電圧５ＱｋＶ、ドーズ量１ｘｌｏ　ｃｍで注入しイオン
注入層６を形成した。このとき、シリコン基板１はイオ
ン注入時に回転させ、様々な方向を向いているＢＩＰ素
子のベース領域に対しイオン注入を施しても良い。（第
３図（ｅ））次に、酸化膜１１＋、ｌｉｔ　　を２００
大の厚さで形成し、ボロンドープのポリシリコン膜を堆
積させた後、パターニングによｆｉＭＯ８素子のゲート
電極４２とＢＩＰ素子のベース電極４．を形成した。次
に、基板１にほぼ垂直方向からリンイオンを加速電圧５
ＱｋＶ、ドーズ量１ｘｌＯｃｍ　　で注入し、Ｎを形成
すると共に、ＢＩＰ素子における高耐圧化のだめの低濃
度Ｎ型領域７＋、８＋を形成した。（第３図（ｆ）） 次にＣＶＤ５ｉＯ，膜を２００ＯＡの厚さで形成した後
、反応性イオンエツチング技術によりＭＯ８型素子のゲ
ート側壁にＳｉＯ茸１１ｔを、またＢＩＰｉ子のベース
領域の８０Ｉ膜段差部に８ｉ０ｚｌ１ｇを夫々形成した
。さらに、ヒ素イオンを加速電圧５ＱｋＶ、ドーズ量３
Ｘ１０　ｃＩｎ　でイオン注入し、９００度ｃ、１時間
のアニールを施し、ＭＯ８素子のンース拳ドレイン９．
．１０ｘ　、Ｂ　Ｉ　Ｐｉ子のエミッタ、コレクタ部８
ｚ、７ｇを同時に形成した。
（第３図（ｇ）） 次に層間絶縁膜のＣＶＤ８ｉ０．膜５１１或はこれにＢ
ＰＳＧ膜を積層した後、周知の方法でアルミ配線６０を
形成し、最後にパッシベーション用のＰＳＧ膜５１２を
堆積させ素子を完成させた。（第２図（ａ）） この様にして得られたＢＩＰ素子の断面（第２図（ａ）
に示した方向から視たもの）の不純物濃度分布を調べた
のが第４図（ａ）である。第４図（ｂ）は比較のために
挙げた第６図に示す従来構造のＢＩＰ素子の同様の図で
ある。この図から明らかな様に、本実施例の素子ではベ
ース領域の不純物濃度がコレクタ領域側で低くなってお
り、しかもエミッタ領域からコレクタ領域方向にかけて
徐々に減少している事が判る。また、ベース領域とコレ
クタ領域との間には、コレクタ領域に比べて不純物濃度
の低い低不純物濃度層が形成できている事も判る。
第４図（Ｃ）は、この本実施例のＢＩＰ素子と同時に形
成したＭＯＳＦＥＴの不純物濃度分布を示す。ソース・
ドレイン領域とチャネル形成領域との夫々の間には低濃
度不純物層が形成できている事が判る。これにより、Ｌ
ＤＤ構造のＭＯＳＦＥＴを構成できる。
本実施例の製造方法により高性能ＣＭ０８ＦＥＴと高性
能ＢＩＰ素子とを同時に形成でき、従来にない高性能の
ＢｉＣＭＯ８構造を実現することができる。さらに、ラ
テラルＢＩＰ）ランジスタの特長を生かすため、二種類
の８０Ｉ膜厚を用い、工程数を最小限にしてＭＯ８構造
との同時作製を可能にしている。さらに、コレクタ領域
に低濃度不純物領域をＭＯ８構造のＬＤＤ構造と同時に
作製することによｊ９、ＢＩＰ素子の耐圧向上と、ＭＯ
８素子の信頼性をやはり素子作製工程を複雑にすること
なく同時に実現している。
ここでは、斜めイオン注入によってベース領域内の不純
物濃度を変えたが、この角度は４５°に限るものではな
く、チャネリングが起きない様な角度例えば基板表面と
のなす角が２０°〜８０°の範囲であればより好ましい
。
次ぎに、本発明の第２の実施例を第５図に沿って説明す
る。本実施例の装置は相補型のＢ　ｉ　ＣＭＯ８構造を
実現したものである。先の実施例と同一部分の詳細な説
明は以下省略する。
Ｐｃｈ　ＭＯＳ　Ｆ　Ｅ　Ｔ　は、ＮｃｈＭＯ８ＦＥＴ
と同一部分に付した番号の５０番代で示す。また、ＰＮ
ＰＢＩＰも同様にＮＰＮＢＩＰに付した番号の５０番代
をつけた。このＢｉＣＭＯ８構造の先の実施例と異なる
大きな特徴はＢＩＰ素子のベース領域をエミッタ・コレ
クタ領域より厚く残置した事に加え、ＭＯ８Ｉ”　Ｂ　
Ｔのソース・ドレイン領域をチャネル形成領域より厚く
同様に残置した事にある。これは、同一膜厚の半導体層
を同じエツチング工程で削って形成する事によって得た
。
この実施例では、先の実施例で得た効果に加えて、さら
にＮ型Ｍ０８ＦＥＴ　とＮＰＮ型ＢＩＰ素子だけでなく
、Ｐ型Ｍ０８ＦＥＴ　とＰＮＰ型ＢＩＰ素子にも適用で
き、しかも、同一基板上に全てを作り込むことができる
のである。
本発明は上述した実施例に限定されるものではなく、以
下の様にしても良い。
■絶縁性基板は、ここではＳｉの基体の表面に５ｉｎ２
膜を形成したものを用いたが、基板の表面が絶縁性のも
のであれば良く、例えばサファイアやスピネル等の絶縁
性単結晶基板を用いても良い。
■素子形成に使用する半導体材料はＳｉに限るものでは
なく、他の■族生導体例えばＧｅ、Ｃや、化合物半導体
例えばＳ　ｉＧｅ　、ＧａＡｓ　、　ＩｎＰ　　等でも
良い。
■ＢＩＰ素子と同時に形成する素子はＭＯＳＦＥＴに限
るものではなく、他のＦＥＴ例えば、ＭＩＳ型ＦＥＴや
ショットキー接合型Ｆ’ＥＴ或はＳＩＳ型１”　Ｅ　Ｔ
等でも良い。
〔発明の効果〕
本発明によれば、高速性に優れた半導体装置を得ること
ができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第１の実施例を示す断面図、第３図は本発明の
第１の実施例を示す工程順の断面図、第４図は本発明の
第１の実施例を説明する図、第５図は本発明の第２の実
施例を示す断面図、第６図は従来例を示す断面図である
。 １・・・Ｓｉ基板、２・・・Ｓｉｎ、、膜、３ｓ、３ｏ
・・・ベース領域、３８・・・チャネル形成領域、４２
川ゲート電極、６・・・イオン注入層、７２・・・エミ
ッタ領域、８２・・・コレクタ領域、９２・・・ソース
領域、１ｏ２・・・ドレイン領域、５１・・・層間絶縁
膜、６０・・・電極配線。 代理人　弁理士　則　近　憲　佑

Claims (7)

    【特許請求の範囲】
  1. （１）絶縁性基板表面に形成された一導電型半導体のエ
    ミッタ領域と、このエミッタ領域と同一導電型半導体を
    呈し前記絶縁性基板表面に前記エミッタ領域から離間し
    て形成されたコレクタ領域と、このコレクタ領域と前記
    エミッタ領域に電気的に接触し、その不純物濃度が前記
    エミッタ領域よりも前記コレクタ領域側で低く、前記エ
    ミッタ領域と逆の導電型半導体を呈するベース領域とを
    具備する事を特徴とする半導体装置。
  2. （２）前記エミッタ領域及びコレクタ領域の不純物濃度
    は、前記ベース領域と接触する近傍で低くなっている事
    を特徴とする請求項１記載の半導体装置。
  3. （３）前記ベース領域は、前記コレクタ領域から前記エ
    ミッタ領域に向う方向と直交する方向に前記コレクタ領
    域及びエミッタ領域からはみ出て形成された事を特徴と
    する請求項１に記載の半導体装置。
  4. （４）絶縁性基板表面に形成され、その上に形成された
    制御ゲートによって内部にチャネルが形成される一導電
    型半導体層及びこの一導電型半導体層の両側に形成され
    たソース・ドレイン領域を有する電界効果トランジスタ
    と、前記絶縁性基板表面に前記一導電型半導体層と同一
    膜厚でかつ互いに離間して形成されたエミッタ・コレク
    タ領域及びこのエミッタ・コレクタ領域の双方に電気的
    に接触し、不純物濃度がコレクタ側の近傍で低い逆導電
    型半導体のベース領域を有するバイポーラトランジスタ
    とを具備する事を特徴とする半導体装置。
  5. （５）前記一導電型半導体層の膜厚ｔ＿０は、φ＿Ｆを
    半導体のフェルミレベル、Ｎ＿Ａを半導体の不純物濃度
    、εを半導体の誘電率、ｑを電子の電荷とした際、ｔ＿
    ０＝２・√（εφ＿Ｆ／ｑＮ＿Ａ） となる事を特徴とする請求項４記載の半導体装置。
  6. （６）絶縁性基板表面に半導体層を形成し、この半導体
    層を２つの領域に分け、一方にバイポーラトランジスタ
    、他方に電界効果トランジスタを形成するに当たり、前
    記半導体層の一方の上にはゲート電極をまた他方の上に
    はベース電極を夫々形成した後、これらの電極をマスク
    にして前記半導体層にイオン注入を行って前記ゲート電
    極に対してはソース・ドレイン領域をまた前記ベース電
    極に対してはエミッタ・コレクタ領域を夫々自己整合的
    に形成する事を特徴とする半導体装置の製造方法。
  7. （７）前記バイポーラトランジスタのエミッタ近傍のベ
    ース領域が露出する保護膜を形成し、この保護膜上から
    エミッタ領域からコレクタ領域に向けて斜めにイオン注
    入して、エミッタ領域に比べコレクタ領域近傍のベース
    領域の不純物濃度を高くした事を特徴とする請求項６記
    載の半導体装置の製造方法。
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