JPH0493036A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0493036A JPH0493036A JP2211110A JP21111090A JPH0493036A JP H0493036 A JPH0493036 A JP H0493036A JP 2211110 A JP2211110 A JP 2211110A JP 21111090 A JP21111090 A JP 21111090A JP H0493036 A JPH0493036 A JP H0493036A
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- 229910021332 silicide Inorganic materials 0.000 claims abstract description 16
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- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 7
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に拡散層表面上
に金属シリサイド層が形成されたＭＯＳトランジスタに
関する。
に金属シリサイド層が形成されたＭＯＳトランジスタに
関する。
半導体集積回路装置の高集積化のため、デバイスの微細
化が急速に進展している。デバイスの縮小は、横方向だ
けではなく、縦方向に対しても行なわれる。このため、
ＭＯ８＋−ランジスタのソース、ドレイン、および拡散
層の層抵抗が急増し、回路の動作速度が著しく低下する
という問題が深刻となっている。
化が急速に進展している。デバイスの縮小は、横方向だ
けではなく、縦方向に対しても行なわれる。このため、
ＭＯ８＋−ランジスタのソース、ドレイン、および拡散
層の層抵抗が急増し、回路の動作速度が著しく低下する
という問題が深刻となっている。
そこで、近年ソース、ドレイン、および拡散層表面上に
、低い層抵抗を有する金属シリサイド層を形成する方法
か、例えはシー・シー・ラウらにより、１９８２年 ア
イ・イー・ティー・エム テクニカル ダイジＩスｌ−
、７］、 ４−７１７ページ （Ｃ，に、Ｌａｕ ｅ
ｔ ａｌ：ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇ、、ｐｐ７］
４−７１７．１９８２）に提案されている。ソース、お
よびドレイン表面のシリサイド化は、層抵抗を従来の数
十〜百数十Ω／口から、数Ω／口に低減できるため、デ
バイス特性の向上に有効である。
、低い層抵抗を有する金属シリサイド層を形成する方法
か、例えはシー・シー・ラウらにより、１９８２年 ア
イ・イー・ティー・エム テクニカル ダイジＩスｌ−
、７］、 ４−７１７ページ （Ｃ，に、Ｌａｕ ｅ
ｔ ａｌ：ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇ、、ｐｐ７］
４−７１７．１９８２）に提案されている。ソース、お
よびドレイン表面のシリサイド化は、層抵抗を従来の数
十〜百数十Ω／口から、数Ω／口に低減できるため、デ
バイス特性の向上に有効である。
ところが、上述のソース、ドレイン等の拡散層にシリサ
イド化を適用したＭＯＳテバイスにおける静電破壊の耐
性が、拡散層上にシリサイド化を適用しない場合に比べ
て劣化するという問題が、例えばシー・エル・チェノ
らによ リ 、 １．９８６年 アイ・イー・デイ−・
エムテクニカル タイジェスｌ−、４８４−４８７ペー
ジ （Ｋ、Ｌ、Ｃｈｅｎ ｅｔ ａＩＥＤＭ Ｔｅ
ｃｈ、Ｄｉｇ、、ｐＰ４８４−４８７．１９８６）に報
告されている。
イド化を適用したＭＯＳテバイスにおける静電破壊の耐
性が、拡散層上にシリサイド化を適用しない場合に比べ
て劣化するという問題が、例えばシー・エル・チェノ
らによ リ 、 １．９８６年 アイ・イー・デイ−・
エムテクニカル タイジェスｌ−、４８４−４８７ペー
ジ （Ｋ、Ｌ、Ｃｈｅｎ ｅｔ ａＩＥＤＭ Ｔｅ
ｃｈ、Ｄｉｇ、、ｐＰ４８４−４８７．１９８６）に報
告されている。
この原因は、金属シリサイド層の層抵抗か低いため、外
部からの静電気による電流がシイサイドと半導体基板と
の界面から更にゲート電極端部に集中し、この部分ての
局所的な発熱によるｐ−ｎ接合の熱破壊が生し易いため
と考えられている。
部からの静電気による電流がシイサイドと半導体基板と
の界面から更にゲート電極端部に集中し、この部分ての
局所的な発熱によるｐ−ｎ接合の熱破壊が生し易いため
と考えられている。
従って、半導体集積回路、特にＭＯ３型集積回路の入出
力ハラファーでは、保護回路を構成するＭＯＳ）ランジ
スタの静電破壊耐量が低下するため、装置の信頼性上重
要な問題となる。
力ハラファーでは、保護回路を構成するＭＯＳ）ランジ
スタの静電破壊耐量が低下するため、装置の信頼性上重
要な問題となる。
なお上述した静電破壊に対する耐性向上には、静電気の
放電電流の集中を緩和し、また、放電電流密度を低くす
ることか必要である。これには、入出力保護部のＭＯＳ
トランジスタのゲート幅を広くし、コンタクト孔とシー
Ｉ〜電極との間を離すことが考えられるが、入出力保護
部の面積の大幅な増大を招き、非現実的である。
放電電流の集中を緩和し、また、放電電流密度を低くす
ることか必要である。これには、入出力保護部のＭＯＳ
トランジスタのゲート幅を広くし、コンタクト孔とシー
Ｉ〜電極との間を離すことが考えられるが、入出力保護
部の面積の大幅な増大を招き、非現実的である。
本発明の半導体集積回路装置は、
半導体基板」二に、ゲート絶縁膜を介して形成されたケ
ート電極と、該ゲート電極に対して自己整合的に形成さ
れたソース、ドレインを有し、前記ソース、ドレイン表
面上および拡散層表面上に金属シリサイド層が形成され
てなる半導体集積回路装置において、 金属シリサイド層を有するトランジスタのソース、ドレ
インのコンタク１へ孔が、少なくとも入出力回路部にお
いて、トランジスタのゲート電極に対して線対称となら
ない位置に配置されている。
ート電極と、該ゲート電極に対して自己整合的に形成さ
れたソース、ドレインを有し、前記ソース、ドレイン表
面上および拡散層表面上に金属シリサイド層が形成され
てなる半導体集積回路装置において、 金属シリサイド層を有するトランジスタのソース、ドレ
インのコンタク１へ孔が、少なくとも入出力回路部にお
いて、トランジスタのゲート電極に対して線対称となら
ない位置に配置されている。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例の半導体集積回路
装置の一部分を示す平面図、第１図（ｂ）は同じく第１
図（ａ）のＡ−Ａ″線に沿った断面図である。
装置の一部分を示す平面図、第１図（ｂ）は同じく第１
図（ａ）のＡ−Ａ″線に沿った断面図である。
ｐ型シリコン基板１表面はフィールド絶縁膜２により素
子分離領域か規定され、ｐ型シリコン基板１表面の素子
領域にはゲート絶縁膜３を介してゲート電極４が形成さ
れる。本実施例では、ゲート電極４は、例えばタングス
テン・シリサイド膜４ａと多結晶シリコン膜４ａとの積
層構造（ポリサイド構造）となっている。絶縁膜（サイ
ド・ウオール）６．クー１〜電極４に対して自己整合的
に、例えはｎ＋層７．ｎ−層８からなるＬＤＤＩ造のソ
ース、ドレインが形成されている。ソース、ドレインの
表面上には、例えばチタンシリサイド等の金属シリサイ
ド層５か形成されている。層間絶縁膜９には、金属シリ
サイド層５に対する電気的接続を取るためのコンタクト
孔１０．ｌ０Ａ１０Ｂ、ＩＯＣが開口されている。第１
図（ａ）に示すように、内部ゲート（内部回路）ではゲ
ート電極４に対向してコンタクト孔１０とコンタクト孔
１０Ａとが配置されている。一方、人出カバッファ一部
ではゲート電極４に対して線対称の位置にならぬように
例えばコンタクト孔］、 ＯＢとコンタクト孔１０Ｃと
が配置されている。
子分離領域か規定され、ｐ型シリコン基板１表面の素子
領域にはゲート絶縁膜３を介してゲート電極４が形成さ
れる。本実施例では、ゲート電極４は、例えばタングス
テン・シリサイド膜４ａと多結晶シリコン膜４ａとの積
層構造（ポリサイド構造）となっている。絶縁膜（サイ
ド・ウオール）６．クー１〜電極４に対して自己整合的
に、例えはｎ＋層７．ｎ−層８からなるＬＤＤＩ造のソ
ース、ドレインが形成されている。ソース、ドレインの
表面上には、例えばチタンシリサイド等の金属シリサイ
ド層５か形成されている。層間絶縁膜９には、金属シリ
サイド層５に対する電気的接続を取るためのコンタクト
孔１０．ｌ０Ａ１０Ｂ、ＩＯＣが開口されている。第１
図（ａ）に示すように、内部ゲート（内部回路）ではゲ
ート電極４に対向してコンタクト孔１０とコンタクト孔
１０Ａとが配置されている。一方、人出カバッファ一部
ではゲート電極４に対して線対称の位置にならぬように
例えばコンタクト孔］、 ＯＢとコンタクト孔１０Ｃと
が配置されている。
第２図は本発明の第２の実施例の半導体集積回路装置の
一部分を示す平面図である。本実施例では、入出力バッ
ファ一部のコンタクト孔１０Ｂ１０Ｃは、ゲート電極４
に対して互いに点対称の位置に配置されている。そのた
め、電流分散の効果が大きい。また、内部ゲートについ
ても、同様にコンタクト孔１０．ＩＯＡをゲート電極４
に対して互いに線対称の位置に置かないので、内部ゲー
トも静電破壊に対する耐性が強化される。
一部分を示す平面図である。本実施例では、入出力バッ
ファ一部のコンタクト孔１０Ｂ１０Ｃは、ゲート電極４
に対して互いに点対称の位置に配置されている。そのた
め、電流分散の効果が大きい。また、内部ゲートについ
ても、同様にコンタクト孔１０．ＩＯＡをゲート電極４
に対して互いに線対称の位置に置かないので、内部ゲー
トも静電破壊に対する耐性が強化される。
なお、ソース、ドレイン上に金属シリサイド層が形成さ
れていない場合のＭＯＳ）ランジスタにおける各種のコ
ンタクト孔配置てのトランジスタのオン電流の測定結果
の一例を、第３図に示す。
れていない場合のＭＯＳ）ランジスタにおける各種のコ
ンタクト孔配置てのトランジスタのオン電流の測定結果
の一例を、第３図に示す。
この測定結果から、本発明のコンタクト孔の配置ではオ
ン電流が低下するという危惧がある。しかし、このオン
電流の低下はソース、ドレインの層抵抗によるものであ
り、層抵抗を低くしておくことによりこの危惧は解消さ
れる。
ン電流が低下するという危惧がある。しかし、このオン
電流の低下はソース、ドレインの層抵抗によるものであ
り、層抵抗を低くしておくことによりこの危惧は解消さ
れる。
以上説明したように本発明は、ソース、ドレイン上に低
抵抗の金属シリサイド層を有するＭＯＳトランジスタ、
特に入出力回路部のトランジスタにおいて、ソース、ド
レインのコンタクト孔をゲート電極に対して線対称の位
置に配置しないことにより、外部からの静電気に対する
電流経路を、面積の増加を要せずに分散でき、これによ
り、静電破壊耐性の向上に効果がある。
抵抗の金属シリサイド層を有するＭＯＳトランジスタ、
特に入出力回路部のトランジスタにおいて、ソース、ド
レインのコンタクト孔をゲート電極に対して線対称の位
置に配置しないことにより、外部からの静電気に対する
電流経路を、面積の増加を要せずに分散でき、これによ
り、静電破壊耐性の向上に効果がある。
明の第２の実施例を説明するための平面図、第３図は本
発明の詳細な説明するための特性図である。
発明の詳細な説明するための特性図である。
１・・ｐ型シリコン基板、２・・フィールド絶縁膜、４
・・・クー１〜電極、５・・金属シリサイ１〜性、１０
、ＩＯＡ、ＩＯＢ、ＩＯＣ・コンタクト孔。
・・・クー１〜電極、５・・金属シリサイ１〜性、１０
、ＩＯＡ、ＩＯＢ、ＩＯＣ・コンタクト孔。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、ゲート絶縁膜を介して形成された
ゲート電極と、該ゲート電極に対して自己整合的に形成
されたソース、ドレインを有し、前記ソース、ドレイン
表面上および拡散層表面上に金属シリサイド層が形成さ
れてなる半導体集積回路装置において、 前記金属シリサイド層を有するトランジスタの前記ソー
ス、ドレインのコンタクト孔が、前記トランジスタの前
記ゲート電極に対して線対称とならない位置に配置され
ることを特徴とする半導体集積回路。 ２、請求項１記載の半導体集積回路装置において、 前記トランジスタが入出力回路を構成するトランジスタ
であることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211110A JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211110A JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493036A true JPH0493036A (ja) | 1992-03-25 |
| JP2982249B2 JP2982249B2 (ja) | 1999-11-22 |
Family
ID=16600577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211110A Expired - Lifetime JP2982249B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982249B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243117B1 (ko) * | 1996-04-04 | 2000-02-01 | 아베 아키라 | 액정표시소자 |
| JP2001044294A (ja) * | 1999-08-02 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100288039B1 (ko) * | 1994-06-02 | 2001-05-02 | 야마자끼 순페이 | 표시장치 및 전기광학장치 |
| KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
| KR100316269B1 (ko) * | 1997-07-04 | 2003-01-06 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터,액정표시장치및그제조방법 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
| CN102856317A (zh) * | 2011-07-01 | 2013-01-02 | 美格纳半导体有限会社 | Esd保护元件 |
-
1990
- 1990-08-09 JP JP2211110A patent/JP2982249B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495858B1 (en) | 1994-06-02 | 2002-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having thin film transistors |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| KR100288039B1 (ko) * | 1994-06-02 | 2001-05-02 | 야마자끼 순페이 | 표시장치 및 전기광학장치 |
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| US6297518B1 (en) | 1994-06-02 | 2001-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| KR100243117B1 (ko) * | 1996-04-04 | 2000-02-01 | 아베 아키라 | 액정표시소자 |
| KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
| KR100316269B1 (ko) * | 1997-07-04 | 2003-01-06 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터,액정표시장치및그제조방법 |
| JP2001044294A (ja) * | 1999-08-02 | 2001-02-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8193608B2 (en) | 2007-03-01 | 2012-06-05 | Panasonic Corporation | Semiconductor device |
| JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
| CN102856317A (zh) * | 2011-07-01 | 2013-01-02 | 美格纳半导体有限会社 | Esd保护元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982249B2 (ja) | 1999-11-22 |
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