JPH03255673A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にＭＯＳ−ＦＥＴを
含む半導体集積回路に関するものである。

〔従来の技術〕

従来の半導体集積回路用ＭＯ８−ＦＥＴの構造を、ｎチ
ャネルＭＯ３−ＦＥＴについて、第３図（ａ＞、（ｂ）
を参照して説明する。

ｎ型半導体基板１の表面に、ｐ型反転防止層４とフィー
ルド酸化膜３に囲まれたｐウェル（素子領域）２の表面
を横切って、ゲート酸化膜５とｎ型ポリシリコン膜から
なるゲート６がある。

ゲート６をマスクとしたイオン注入によりソース７、ド
レイン８が形成されている。

全面に形成された眉間絶縁膜９に、ソースコンタクト１
０、ドレインコンタクト１１、ゲートコンタクト１２を
介して、低抵抗金属配線例えばアルミニウムを用いて、
ソース電極１３、ドレイン電極１４およびゲート電極１
５が形成されている。

〔発明が解決しようとする課題〕

半導体集積回路の高速化、高集積化およびコストダウン
のなめ、常に素子寸法の縮小が求められている。

従来技術によるＭＯＳ−ＦＥＴは、第３図（ａ）に示す
ようにソース長さし、とドレイン長さしｄは等しく、ゲ
ート長さしｇの方向に対称になっていた。

したがってソース−ドレインコンタクト１０゜１１とフ
ィールド酸化膜３との距離Ｘを縮めると、ドレイン電極
１４またはソース電極１３とｐウェル２とがショートし
て歩留りが低下するので、距離Ｘを縮めることができな
かった。

本発明の目的は、歩留りを低下させることなく素子寸法
を縮小することにより、半導体集積回路の高速化、高集
積化およびコストダウンを実現するものである。

〔課題を解決するための手段〕

本発明の半導体集積回路は、第一導電型半導体基板の表
面に、フィールド酸化膜で囲まれた第二導電型の素子領
域を有し、前記素子領域を横切るゲート酸化膜とゲート
電極を有し、ゲート電極を挟んで第一導電型のソースお
よびドレインを有する半導体集積回路用ＭＯ３−ＦＥＴ
において、ゲート電極と同一電位に接続されるソースお
よびドレインの一方を他方より短くするものである。

〔実施例〕 本発明の第１の実施例について、図面を用いて説明する
。

第１図（ａ）に平面図を、第１図（ｂ）に断面図を示す
。

従来の構造と比較すると、ゲート電極１５と同一電位に
接続されるソース７の長さし、をドレイン８の長さＬｄ
の半分に短縮している。

第３図（ａ）、（ｂ）の従来の構造においてはゲート６
の長さＬｌは１．０〜１．２μｍ、ソース７およびドレ
イン８の長さし一、Ｌ、ｄは３．０〜４．５μｍで、素
子の全長りは７．０〜１０゜０μｍであった。

一方本発明によれば、ｎチャネルＭＯ３−ＦＥＴのソー
ス７の長さり、を１．５〜２．２５μｍと従来の５０％
まで縮小しているので、素子の全長りは５．５〜８．５
μｍとなり、従来の構造に比べて２０％縮小することが
できた。

このときソース電［１３のコンタクト１０は、すべてソ
ース領域内にある必要はなく、少なくともコンタクト１
０の一部がソース７の内部にあれば充分である。

つぎに本発明の第２の実施例を第２図に示す。

今度はゲート電１ｆ＋６とソース７とが、ゲート電極６
のポリシリコンによりダイレクトコンタクトで接続され
ている。

一般にフィールド酸化膜３の近傍にあるアルミニウムは
、ストレスマイグレーションを起し易いと言われている
。

第２の実施例においては第２図に示すように、ソース電
極１３がゲート６のポリシリコン層を介してソース７と
接続されているため、ストレスマイグレーション不良を
解消することができる。

以上の実施例については、ｎチャネルＭＯ８−ＦＥＴに
ついて述べたが、ｐチャネルＭＯ３−ＦＥＴについても
、ソース７、ソースコンタクト１０、ソース電極１３と
ドレイン８、ドレインコンタクト１１、ドレイン電極１
４とを入れ替えることにより同様の効果を得ることがで
きる。

すなわちソース７の長さし、を短縮する替りにドレイン
８の長さＬｄを短縮することで素子寸法の縮小が可能に
なり、高速化、高集積化が可能になる。

［発明の効果〕 ｎチャネルＭＯ３−ＰＥＴのゲートと同一電位にあるソ
ースまたはドレインの長さを短縮することにより、素子
寸法を縮小してコストダウンを計ることができた。

その結果半導体集積回路の高速化、高集積化が可能にな
った。

【図面の簡単な説明】

第１図（ａ＞は本発明の第１の実施例による半導体集積
回路用ｎチャネルＭＯ８−ＦＥＴの平面図、第１図（ｂ
）はその断面図、第２図（ａ）は本発明の第２の実施例
による半導体集積回路用ｎチャネルＭＯ３−ＦＥＴの平
面図、第２図（ｂ）はその断面図、第３図（ａ）は従来
の半導体装置回路用ｎチャネルＭＯ３−ＦＥＴの平面図
、第３図（ｂ）はその断面図である。 １・・・ｐ型シリコン基板、２・・・ｐウェル（素子領
域）、３・・・フィールド酸化膜、４・・・ｐ型反転防
止層、５・・・ゲート酸化膜、６・・・ｎ型ポリシリコ
ン膜からなるゲート、７・・・ソース、８・・・ドレイ
ン、９・・・層間絶縁膜、１０・・・ソースコンタクト
、１１・・・ドレインコンタク）・、１２・・・ゲート
コンタクト、１３・・・ソース電極、１４・・・ドレイ
ン電極、１５・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 　第一導電型半導体基板の表面に、フィールド酸化膜で
   囲まれた第二導電型の素子領域を有し、前記素子領域を
   横切るゲート酸化膜とゲート電極を有し、ゲート電極を
   挟んで第一導電型のソースおよびドレインを有する半導
   体集積回路用ＭＯＳＦＥＴにおいて、ゲート電極と同一
   電位に接続されるソースおよびドレインのいずれか一方
   を他方より短くしたことを特徴とする半導体集積回路。