JPH0493675A - 故障診断機構を持つ集積回路 - Google Patents
故障診断機構を持つ集積回路Info
- Publication number
- JPH0493675A JPH0493675A JP2206031A JP20603190A JPH0493675A JP H0493675 A JPH0493675 A JP H0493675A JP 2206031 A JP2206031 A JP 2206031A JP 20603190 A JP20603190 A JP 20603190A JP H0493675 A JPH0493675 A JP H0493675A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＲＡＭ／ＲＯＭを内蔵する集積回路におし１てその故障
診断を容易化した故障診断機構を持つ集積回路に関し ＬＳＩの診断のためのテストパターン作成を容易にし、
かつ診断時間を削減することを目的とし。
診断を容易化した故障診断機構を持つ集積回路に関し ＬＳＩの診断のためのテストパターン作成を容易にし、
かつ診断時間を削減することを目的とし。
ＲＡＭ／ＲＯＭの出力部に配置されるマルチプレクサと
その入力となるテスト用の信号を与えるための外部入
力端子とを備え２回路の診断時に動作モード選択信号に
よってマルチプレクサを制御し、ＲＡＭ／ＲＯＭに繋が
るゲートへ１外部入力端子からテスト用の適切なビット
パターンを与えるように構成する。また、ＲＡＭ／ＲＯ
Ｍの出力部に配置されるマルチプレクサと、スキャンバ
スに接続され、スキャン操作により値が設定可能であっ
て、出力がマルチプレクサの入力となるフリップフロッ
プとを備え１回路の診断時にマルチプレクサを制御し、
ＲＡＭ／ＲＯＭに繋がるゲートへ フリップフロップの
出力によりテスト用の適切なビットパターンを与えるよ
うに構成する。
その入力となるテスト用の信号を与えるための外部入
力端子とを備え２回路の診断時に動作モード選択信号に
よってマルチプレクサを制御し、ＲＡＭ／ＲＯＭに繋が
るゲートへ１外部入力端子からテスト用の適切なビット
パターンを与えるように構成する。また、ＲＡＭ／ＲＯ
Ｍの出力部に配置されるマルチプレクサと、スキャンバ
スに接続され、スキャン操作により値が設定可能であっ
て、出力がマルチプレクサの入力となるフリップフロッ
プとを備え１回路の診断時にマルチプレクサを制御し、
ＲＡＭ／ＲＯＭに繋がるゲートへ フリップフロップの
出力によりテスト用の適切なビットパターンを与えるよ
うに構成する。
（産業上の利用分野〕
本発明は、ＲＡＭ／ＲＯＭを内蔵する集積回路において
、その故障診断を容易化した故障診断機構を持つ集積回
路に関する。
、その故障診断を容易化した故障診断機構を持つ集積回
路に関する。
ＬＳＩなどの集積回路の故障診断とは、製造プロセスに
起因するゲートレベルの動作不良を検出することであり
、製造されたＬＳＩなどの中から良品を選別するために
行う重要な作業である。この作業を効率化する技術が必
要とされている。
起因するゲートレベルの動作不良を検出することであり
、製造されたＬＳＩなどの中から良品を選別するために
行う重要な作業である。この作業を効率化する技術が必
要とされている。
（従来の技術）
ＬＳＩのゲートレベルの動作不良を検出する場合１診断
対象のゲートに対して、数種のテストパターンを入力さ
せ、そのゲートの各テストパターンに応した出力が期待
値になるかどうかを調べることが行われる。
対象のゲートに対して、数種のテストパターンを入力さ
せ、そのゲートの各テストパターンに応した出力が期待
値になるかどうかを調べることが行われる。
第３図は従来技術による回路樽成例を示している。
図中、Ｆ２０２．Ｆ２Ｏ３は、スキャンバスに接続され
、スキャン操作によって任意の値が設定可能となってい
るスキャン用フリンブフロノブである。
、スキャン操作によって任意の値が設定可能となってい
るスキャン用フリンブフロノブである。
第３図の２−Ｂの部分にあるように、ＬＳＩの外部入力
端子＋２０８．Ｉ２０９か、スキャン用フリンブフ口、
プＦ２０２．Ｆ２Ｏ３の出力を直接入力とするようなゲ
ート０２０６．Ｇ２０８については、入力として、出力
を期待値に変化させるようなテストパターンの作成は容
易であり診断も容易に行うことができる。
端子＋２０８．Ｉ２０９か、スキャン用フリンブフ口、
プＦ２０２．Ｆ２Ｏ３の出力を直接入力とするようなゲ
ート０２０６．Ｇ２０８については、入力として、出力
を期待値に変化させるようなテストパターンの作成は容
易であり診断も容易に行うことができる。
さらに、このようなゲート０２０６ Ｇ２０８の出力
を受は取るようなゲートＧ２０７についても、同様に比
較的容易にテストパターンの作成診断が可能である。
を受は取るようなゲートＧ２０７についても、同様に比
較的容易にテストパターンの作成診断が可能である。
実際に第３図に示す２−Ｂのような部分については１回
路の論理的な情報から、有効なテストパターンを計Ｘ機
で自動生成する方法が実用化されている。
路の論理的な情報から、有効なテストパターンを計Ｘ機
で自動生成する方法が実用化されている。
ところが、図中２−Ａの部分のように、ゲートＧ２０１
．Ｇ２０３への入力の一部が、内蔵するＲＡＭ／ＲＯＭ
−Ｒ２０１の出力である場合には診断は容易ではない
。
．Ｇ２０３への入力の一部が、内蔵するＲＡＭ／ＲＯＭ
−Ｒ２０１の出力である場合には診断は容易ではない
。
ＲＡＭの場合を例にとると、これらのゲートＧ２０１．
０２０３の入力端子に１診断のために有効なビットパタ
ーンを与えるためには、まず制御回路Ｒ２０２、Ｒ２Ｏ
３を動作させて、その５゛ノドパターンをＲＡＭ内の特
定番地に書き込んでおく必要がある。次に、再び制御回
路Ｒ２０２，Ｒ２Ｏ３を動作させて、読み込んだビット
パターンをケートＧ２０１．Ｇ２０３へ与える巳か方法
がない。
０２０３の入力端子に１診断のために有効なビットパタ
ーンを与えるためには、まず制御回路Ｒ２０２、Ｒ２Ｏ
３を動作させて、その５゛ノドパターンをＲＡＭ内の特
定番地に書き込んでおく必要がある。次に、再び制御回
路Ｒ２０２，Ｒ２Ｏ３を動作させて、読み込んだビット
パターンをケートＧ２０１．Ｇ２０３へ与える巳か方法
がない。
診断時に用いるテストパターンは、ＬＳＩの外部入力端
子もしくはスキャン用のフリップフロ。
子もしくはスキャン用のフリップフロ。
プヘ与える値である。したがって、ＲＡＭ制御回路Ｒ２
０：２．Ｒ２Ｏ３にこのような回路動作をさせるために
は、外部入力端子あるいはスキャン用のフリップフロッ
プから、ＲＡＭ制御回路Ｒ２０２、Ｒ２Ｏ３までに存在
する論理回路Ｌ２０１Ｌ２０２の論理情報を解析して、
この出力がＲＡＭ制１１１１回路Ｒ２０２，Ｒ２Ｏ３を
正しく動作させることが期待されるようなテストパター
ンを生成しなければならないことになる。
０：２．Ｒ２Ｏ３にこのような回路動作をさせるために
は、外部入力端子あるいはスキャン用のフリップフロッ
プから、ＲＡＭ制御回路Ｒ２０２、Ｒ２Ｏ３までに存在
する論理回路Ｌ２０１Ｌ２０２の論理情報を解析して、
この出力がＲＡＭ制１１１１回路Ｒ２０２，Ｒ２Ｏ３を
正しく動作させることが期待されるようなテストパター
ンを生成しなければならないことになる。
このことは、論理回路Ｌ２０１．Ｌ２０２への入力が、
ＬＳＩの外部入力端子やスキャン用のフリップフロンブ
の出力、あるいはそれらだけを入力とするゲートの出力
によるものだけである場合には、実現できなくもない。
ＬＳＩの外部入力端子やスキャン用のフリップフロンブ
の出力、あるいはそれらだけを入力とするゲートの出力
によるものだけである場合には、実現できなくもない。
しかし、論理回路Ｌ２０１、Ｒ２０２への入力が、さら
に他のＲＡＭ／ＲＯＭの出力を含むような場合には、論
理情報をさらに深く追跡し解析することが必要になりテ
ストパターンの作成は５人手で行うにしても計算機で行
うにしても大変困難となる。
に他のＲＡＭ／ＲＯＭの出力を含むような場合には、論
理情報をさらに深く追跡し解析することが必要になりテ
ストパターンの作成は５人手で行うにしても計算機で行
うにしても大変困難となる。
同時にそのような場合には２診断を行うために多くのク
ロックが必要となり２診断の時間が増加する。
ロックが必要となり２診断の時間が増加する。
また、ＲＡＭ／ＲＯＭ −Ｒ２０１が本当に故障してい
た場合には、従来の技術では１それに繋がるゲートＧ２
０１．Ｇ２０２．Ｇ２０３の故障は全く検出することが
できない。
た場合には、従来の技術では１それに繋がるゲートＧ２
０１．Ｇ２０２．Ｇ２０３の故障は全く検出することが
できない。
前述のように、従来技術による回路方式ではＲＡＭ／Ｒ
ＯＭの出力を入力に用いるようなゲート、さらにはその
出力を用いるようなゲートについて１診断のためのテス
トパターンの作成が非常に困難であり２診断のためのク
ロック数も増加するという問題があった。
ＯＭの出力を入力に用いるようなゲート、さらにはその
出力を用いるようなゲートについて１診断のためのテス
トパターンの作成が非常に困難であり２診断のためのク
ロック数も増加するという問題があった。
本発明は上記問題点の解決を図り、ＬＳＩの診断のため
のテストパターン作成を容易にし、かつ診断時間を削減
する手段を提供することを目的としている。
のテストパターン作成を容易にし、かつ診断時間を削減
する手段を提供することを目的としている。
〔課題を解決するための手段］
第１区は本発明の原理説明図である。
第１図において、１０は集積回路、１１は読み書きが可
能なメモリまたは読み出し専用メモリのＲＡＭ／ＲＯＭ
、１２はマルチプレクサ、１３は診断対象となっている
論理ゲート、１４はテストパターンの外部入力端子、１
５は通常動作モードまたは診断動作モードを指定するモ
ード選択端子１６はスキャン用のフリップフロップ １
７はスキャンパスを表す。
能なメモリまたは読み出し専用メモリのＲＡＭ／ＲＯＭ
、１２はマルチプレクサ、１３は診断対象となっている
論理ゲート、１４はテストパターンの外部入力端子、１
５は通常動作モードまたは診断動作モードを指定するモ
ード選択端子１６はスキャン用のフリップフロップ １
７はスキャンパスを表す。
第１図（イ）の場合、ＲＡＭ／ＦｉｌＯＭ１１の出力部
にマルチプレクサ１２が配置される。マルチプレクサ１
２は、モート選択・端子１５に人力される動作モート選
択信号によって、ＲＡＭ／ＲＯＭ］１の出力または外部
入力端子１４に人力されたテス）・パターンの値のいず
れかを選択し１診断対象となっている論理ゲート１３の
入力とする。
にマルチプレクサ１２が配置される。マルチプレクサ１
２は、モート選択・端子１５に人力される動作モート選
択信号によって、ＲＡＭ／ＲＯＭ］１の出力または外部
入力端子１４に人力されたテス）・パターンの値のいず
れかを選択し１診断対象となっている論理ゲート１３の
入力とする。
第１図（ロ）の場合にも、同様にＲＡ、＼４／ＲＯＮ１
１１の出力部にマルチプレクサ１２が配置さ湘。
１１の出力部にマルチプレクサ１２が配置さ湘。
る。マルチプレクサ１２は、モー８１１尺端子１５に入
力される動作モード選択信号によって、ＲＡＭ／ＲＯＭ
ＩＩの出力またはスキャンバス１７を介して、スキャン
操作により値が設定されたフリップフロップ１６の出力
のいずれかを選択し３診断対象となっている論理ゲート
１３の入力とする。
力される動作モード選択信号によって、ＲＡＭ／ＲＯＭ
ＩＩの出力またはスキャンバス１７を介して、スキャン
操作により値が設定されたフリップフロップ１６の出力
のいずれかを選択し３診断対象となっている論理ゲート
１３の入力とする。
なお、１つの集積回路１０内で、第１図（イ）に示すよ
うな回路と、第１図（ロ）に示すような回路とを混在さ
せることも可能である。
うな回路と、第１図（ロ）に示すような回路とを混在さ
せることも可能である。
［作用］
通常動作時には、マルチプレクサ１２によってＲＡＭ／
ＲＯＭＩ １の出力を選１尺することにより論理ゲート
１３への入力を、ＲＡＭ／ＲＯＭＩ ｌの出力とし、所
定の機能で回路を動作させる。
ＲＯＭＩ １の出力を選１尺することにより論理ゲート
１３への入力を、ＲＡＭ／ＲＯＭＩ ｌの出力とし、所
定の機能で回路を動作させる。
回路の診断時には、マルチプレクサ１２によって、外部
入力端子１４がらの入力またはスキャン用のフリップフ
ロップ１６の出力を選択することにより、テスト用の適
切なピントパターンを２論理ゲート１３に与える。
入力端子１４がらの入力またはスキャン用のフリップフ
ロップ１６の出力を選択することにより、テスト用の適
切なピントパターンを２論理ゲート１３に与える。
［実施例］
第２図は本発明の一実施例回路構成図を示す。
第２Ｖにおいて、＋１０１−１１０９は外部入力端子、
０１０１〜０１０３は外部出力端子、Ｌｌｏｌ、Ｌｌ○
２は論理回路、Ｒ１（）］はＲＡＭ／ＲＯＭ、Ｒ１０２
，Ｒ１０３はＲＡＭ／ＲＯＭの制御回路、Ｍ］、０１．
Ｍ２Ｏ３はマルチプレクサ Ｆ１０１〜Ｆ１０３はスキ
ャン用のフリップフロップ、Ｇｌ○１−０１０９は診断
対象となるゲートを表す。
０１０１〜０１０３は外部出力端子、Ｌｌｏｌ、Ｌｌ○
２は論理回路、Ｒ１（）］はＲＡＭ／ＲＯＭ、Ｒ１０２
，Ｒ１０３はＲＡＭ／ＲＯＭの制御回路、Ｍ］、０１．
Ｍ２Ｏ３はマルチプレクサ Ｆ１０１〜Ｆ１０３はスキ
ャン用のフリップフロップ、Ｇｌ○１−０１０９は診断
対象となるゲートを表す。
第２図に示す回路の本来の通常の機能は、第３図に示す
ものと同様である。本実施例では、故障診断のために、
ＲＡＭ／ＲＯＭ −Ｒ１０１の出力部に、マルチプレク
サＭＩＯＩ、Ｍ１０２が設けられている。
ものと同様である。本実施例では、故障診断のために、
ＲＡＭ／ＲＯＭ −Ｒ１０１の出力部に、マルチプレク
サＭＩＯＩ、Ｍ１０２が設けられている。
外部入力端子１１０４は、第１図（イ）に示すテストパ
ターン入力用の外部入力端子１４に相当し、外部入力端
子１１０３は、第１図（イ）、（ロ）に示すモード選択
端子１５に相当する。また、フリップフロップＦ１０１
は、第１図（ロ）に示すフリップフロップ１６に相当す
る。
ターン入力用の外部入力端子１４に相当し、外部入力端
子１１０３は、第１図（イ）、（ロ）に示すモード選択
端子１５に相当する。また、フリップフロップＦ１０１
は、第１図（ロ）に示すフリップフロップ１６に相当す
る。
第２図に示す実施例では、ゲートＣ１○１４こ対する診
断は、外部入力端子１１０４からの入力で行うことがで
きるようになっている。また、ゲート１０３に対する診
断は、スキャン操作によって設定されたフリップフロッ
プＦ１０１の出力で行うことができるようになっている
。さらに１ これらを組み合わせて、ゲート０１０１．
０１０３の出カバターンを決めることにより５ゲートＧ
１０２の診断も可能である。
断は、外部入力端子１１０４からの入力で行うことがで
きるようになっている。また、ゲート１０３に対する診
断は、スキャン操作によって設定されたフリップフロッ
プＦ１０１の出力で行うことができるようになっている
。さらに１ これらを組み合わせて、ゲート０１０１．
０１０３の出カバターンを決めることにより５ゲートＧ
１０２の診断も可能である。
通常動作時には、外部入力端子■１０３の値を通常動作
モードの°○゛′に固定することによりゲートＣｌ０Ｌ
、ＣｌＯ３への入力を、ＲＡＭ／ＲＯＭ−ＲＩＯＩの出
力とし、所定の機能に従った回路動作を行わせる。
モードの°○゛′に固定することによりゲートＣｌ０Ｌ
、ＣｌＯ３への入力を、ＲＡＭ／ＲＯＭ−ＲＩＯＩの出
力とし、所定の機能に従った回路動作を行わせる。
これに対して、ＬＳＩ診断時には、外部入力端子＋１０
３の値を診断動作モードの“１゛°に固定することによ
り、ゲートＣｌ０Ｌ ０１０３への入力として、外部入
力端子１１０４からの入力またはスキャン用のフリップ
フロップＦ１０１の出力を、それぞれマルチプレクサＭ
ＩＯ１，ＭＩＯ２により選択する。
３の値を診断動作モードの“１゛°に固定することによ
り、ゲートＣｌ０Ｌ ０１０３への入力として、外部入
力端子１１０４からの入力またはスキャン用のフリップ
フロップＦ１０１の出力を、それぞれマルチプレクサＭ
ＩＯ１，ＭＩＯ２により選択する。
［発明の効果］
以上説明したように１本発明の回路により、集積回路の
診断時には、ＲＡＭ／ＲＯＭに接続されたゲートへの入
力が、外部入力端子またはスキャン用のフリップフロッ
プから、直接与えることができるようになり、ＲＡＭ／
ＲＯＭの制御回路を動作させる必要がなくなるので、テ
ストパターンの作成が容易になる。また１診断のための
時間を短縮することが可能になる。
診断時には、ＲＡＭ／ＲＯＭに接続されたゲートへの入
力が、外部入力端子またはスキャン用のフリップフロッ
プから、直接与えることができるようになり、ＲＡＭ／
ＲＯＭの制御回路を動作させる必要がなくなるので、テ
ストパターンの作成が容易になる。また１診断のための
時間を短縮することが可能になる。
第１図は本発明の原理説明閲
第２図）よ本発明の一実施例回路構成図第３図は従来技
術による回路構成例を示す。 図中、１０は集積回路、１１はＲＡＭ／ＲＯＭ１２はマ
ルチプレクサ、１３は論理ゲート１４は外部入力端子、
１５はモード選択端子、１６はフリップフロップ、１７
はスキャンバスを表す。
術による回路構成例を示す。 図中、１０は集積回路、１１はＲＡＭ／ＲＯＭ１２はマ
ルチプレクサ、１３は論理ゲート１４は外部入力端子、
１５はモード選択端子、１６はフリップフロップ、１７
はスキャンバスを表す。
Claims (1)
- 【特許請求の範囲】 １）ＲＡＭ／ＲＯＭ（１１）を内蔵する集積回路（１０
）において、 ＲＡＭ／ＲＯＭ（１１）の出力部に配置されるマルチプ
レクサ（１２）と、 そのマルチプレクサ（１２）の入力となるテスト用の信
号を外部から与えるための外部入力端子（１４）とを備
え、 回路の診断時には、動作モード選択信号によって前記マ
ルチプレクサ（１２）を制御し、前記ＲＡＭ／ＲＯＭ（
１１）に繋がるゲート（１３）へ、前記外部入力端子（
１４）からテスト用の適切なビットパターンを与えるよ
うにしたことを特徴とする故障診断機構を持つ集積回路
。 ２）ＲＡＭ／ＲＯＭ（１１）を内蔵する集積回路（１０
）において、 ＲＡＭ／ＲＯＭ（１１）の出力部に配置されるマルチプ
レクサ（１２）と、 スキャンバス（１７）に接続され、スキャン操作により
値が設定可能であって、出力が前記マルチプレクサ（１
２）の入力となるフリップフロップ（１６）とを備え、 回路の診断時には、動作モード選択信号によって前記マ
ルチプレクサ（１２）を制御し、前記ＲＡＭ／ＲＯＭ（
１１）に繋がるゲート（１３）へ、前記フリップフロッ
プ（１６）の出力によりテスト用の適切なビットパター
ンを与えるようにしたことを特徴とする故障診断機構を
持つ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206031A JPH0493675A (ja) | 1990-08-03 | 1990-08-03 | 故障診断機構を持つ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206031A JPH0493675A (ja) | 1990-08-03 | 1990-08-03 | 故障診断機構を持つ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493675A true JPH0493675A (ja) | 1992-03-26 |
Family
ID=16516753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206031A Pending JPH0493675A (ja) | 1990-08-03 | 1990-08-03 | 故障診断機構を持つ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08152459A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体装置及びその試験方法 |
| US8018837B2 (en) | 2003-01-09 | 2011-09-13 | International Business Machines Corporation | Self-healing chip-to-chip interface |
-
1990
- 1990-08-03 JP JP2206031A patent/JPH0493675A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08152459A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体装置及びその試験方法 |
| US8018837B2 (en) | 2003-01-09 | 2011-09-13 | International Business Machines Corporation | Self-healing chip-to-chip interface |
| US8050174B2 (en) | 2003-01-09 | 2011-11-01 | International Business Machines Corporation | Self-healing chip-to-chip interface |
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