JPH049372B2 - - Google Patents
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- Publication number
- JPH049372B2 JPH049372B2 JP58249224A JP24922483A JPH049372B2 JP H049372 B2 JPH049372 B2 JP H049372B2 JP 58249224 A JP58249224 A JP 58249224A JP 24922483 A JP24922483 A JP 24922483A JP H049372 B2 JPH049372 B2 JP H049372B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- opening
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、モリブデンシリサイド等の高融点の
導電物質からなるゲート電極を用いた半導体装置
の製造方法に関する。
導電物質からなるゲート電極を用いた半導体装置
の製造方法に関する。
従来技術
従来トランジスタのゲートにはポリシリコンが
広く使用されていた。しかし、最近モリブデンシ
リサイド等の高融点の導電物質をゲート電極に用
いることが考えられ、一部で実用化され始めてい
る。第１図にモリブデンシリサイドのゲートを備
えるMOS型の半導体装置を示す。第１図におい
て、基板１はシリコンであり、ソース領域及びド
レイン領域となるn+層が形成されている。基板
１上には、ゲート酸化膜３、フイールド酸化膜２
が備えられており、フイールド酸化膜２にはコン
タクト窓４及び５が形成され、４は例えばソース
領域に対するコンタクト窓であり、５はモリブデ
ンシリサイド（MoSi2）からなるゲート６に対す
るコンタクト窓である。７，８はそれぞれアルミ
等の配線である。ところで、段差のある構造によ
り、スパツタ等で形成される配線が断線するのを
防止するため選択エピタキシヤル等によつてコン
タクト窓に埋込みコンタクト半導体層９を形成
し、これによつて平坦な構造にして断線を防止す
ることが試みられたが、このような埋込みコンタ
クト層は、基板上には、埋込みコンタクト層９と
して形成されるが、ポリシリコン以外の導電物質
層、例えばMoSi2等の上にエピタキシヤル又はポ
リシリコンを成長させるのは困難であつて、
MoSi2等のメタルゲート上に選択成長は適用でき
なかつた。そのため、ゲート６のコンタクト窓５
は段差構造のままとなり、アルミ等の配線７は段
差部において第１図の７のごとく被着形成が不完
全となり断線の原因となる。
広く使用されていた。しかし、最近モリブデンシ
リサイド等の高融点の導電物質をゲート電極に用
いることが考えられ、一部で実用化され始めてい
る。第１図にモリブデンシリサイドのゲートを備
えるMOS型の半導体装置を示す。第１図におい
て、基板１はシリコンであり、ソース領域及びド
レイン領域となるn+層が形成されている。基板
１上には、ゲート酸化膜３、フイールド酸化膜２
が備えられており、フイールド酸化膜２にはコン
タクト窓４及び５が形成され、４は例えばソース
領域に対するコンタクト窓であり、５はモリブデ
ンシリサイド（MoSi2）からなるゲート６に対す
るコンタクト窓である。７，８はそれぞれアルミ
等の配線である。ところで、段差のある構造によ
り、スパツタ等で形成される配線が断線するのを
防止するため選択エピタキシヤル等によつてコン
タクト窓に埋込みコンタクト半導体層９を形成
し、これによつて平坦な構造にして断線を防止す
ることが試みられたが、このような埋込みコンタ
クト層は、基板上には、埋込みコンタクト層９と
して形成されるが、ポリシリコン以外の導電物質
層、例えばMoSi2等の上にエピタキシヤル又はポ
リシリコンを成長させるのは困難であつて、
MoSi2等のメタルゲート上に選択成長は適用でき
なかつた。そのため、ゲート６のコンタクト窓５
は段差構造のままとなり、アルミ等の配線７は段
差部において第１図の７のごとく被着形成が不完
全となり断線の原因となる。
発明の目的
本発明は、上記従来の問題を解決し、基板上の
コンタクト窓及びゲート上のコンタクト窓に選択
成長法によつて同時にエピタキシヤル半導体又は
多結晶半導体の埋込みコンタクト層を形成し、平
坦化を実現して配線の断線が防止できるようにす
ることを特徴とした半導体装置の製造方法を提供
することを目的とする。
コンタクト窓及びゲート上のコンタクト窓に選択
成長法によつて同時にエピタキシヤル半導体又は
多結晶半導体の埋込みコンタクト層を形成し、平
坦化を実現して配線の断線が防止できるようにす
ることを特徴とした半導体装置の製造方法を提供
することを目的とする。
発明の構成
本願発明の構成の一例は下記に示す通りであ
る。即ち、本発明は、金属シリサイド層６を含み
構成されてなる一導電層１３，６，１０に絶縁膜
２に形成されてなる開口を介して他の導電層７を
電気的に接続するに際し、基板１上に金属シリサ
イド層６を形成する工程と、該金属シリサイド層
６上に半導体層１０を積層形成して上面が該半導
体層１０で被覆されてなる積層構造の導電層１
３，６，１０を形成する工程と、該積層構造の導
電層１３，６，１０を覆うように絶縁膜２を形成
する工程と、該絶縁膜２を選択的に除去して、前
記半導体層１０に達する開口を形成する工程と、
該開口内に露出した半導体層上に、埋め込み半導
体層１１を選択的に気相成長させて該開口を埋め
表面を平坦化する工程とを有することを特徴とす
る半導体装置の製造方法としての構成を有するも
のである。
る。即ち、本発明は、金属シリサイド層６を含み
構成されてなる一導電層１３，６，１０に絶縁膜
２に形成されてなる開口を介して他の導電層７を
電気的に接続するに際し、基板１上に金属シリサ
イド層６を形成する工程と、該金属シリサイド層
６上に半導体層１０を積層形成して上面が該半導
体層１０で被覆されてなる積層構造の導電層１
３，６，１０を形成する工程と、該積層構造の導
電層１３，６，１０を覆うように絶縁膜２を形成
する工程と、該絶縁膜２を選択的に除去して、前
記半導体層１０に達する開口を形成する工程と、
該開口内に露出した半導体層上に、埋め込み半導
体層１１を選択的に気相成長させて該開口を埋め
表面を平坦化する工程とを有することを特徴とす
る半導体装置の製造方法としての構成を有するも
のである。
作 用
本発明においてはMoSi2等のポリシリコン以外
の導電物質（たゞしポリシリコンより高融点）の
上にあらかじめポリシリコンを被着形成し、これ
をパターニングすることによつて、積層構造のメ
タルゲートを形成するものであり、これを第２図
に示す。各部の番号は第１図に対応しており、
MoSi2（モリブデンシリサイド）６の上にポリシ
リコン層１０がスパツタ等により形成されてお
り、コンタクト窓４，５には、選択成長法によつ
てエピタキシヤルまたはポリシリコンの埋込みコ
ンタクト層９，１１が同時に形成されている。こ
のため、平坦構造が得られ、配線７も良好に埋込
みコンタクト層１１を介してゲート６に接続する
ことができる。なお、前記導電物質層は他にチタ
ンやタンタル或いはタングステン等の所謂高融点
金属又はそのシリサイドが考えられている。
の導電物質（たゞしポリシリコンより高融点）の
上にあらかじめポリシリコンを被着形成し、これ
をパターニングすることによつて、積層構造のメ
タルゲートを形成するものであり、これを第２図
に示す。各部の番号は第１図に対応しており、
MoSi2（モリブデンシリサイド）６の上にポリシ
リコン層１０がスパツタ等により形成されてお
り、コンタクト窓４，５には、選択成長法によつ
てエピタキシヤルまたはポリシリコンの埋込みコ
ンタクト層９，１１が同時に形成されている。こ
のため、平坦構造が得られ、配線７も良好に埋込
みコンタクト層１１を介してゲート６に接続する
ことができる。なお、前記導電物質層は他にチタ
ンやタンタル或いはタングステン等の所謂高融点
金属又はそのシリサイドが考えられている。
発明の実施例
次に本発明の好ましい実施例を第３図Ａ〜Ｆに
示す。図Ａにおいて、シリコン基板１上にゲート
電極膜３、ポリシリコン層１３、モリブデンシリ
サイド層６、及びポリシリコン層１０が積層構造
に形成されている。下層のポリシリコン層１３は
スパツタにより形成され、１例として2000Åの膜
厚であり、その上にモリブデンシリサイド
（MoSi2）が１例として2000Åの膜厚にスパツタ
により形成される。本発明において選択成長を可
能とするためのポリシリコン層１０はスパツタ又
はCVDにより１例として1000Åの膜厚に堆積形
成される。１２は、パターニングされたホトレジ
ストである。次に図Ｂにおいてホトレジスト１２
をマスクにしてエツチングにより積層構造をパタ
ーニングし、このモリブデンシリサイド積層構造
をマスクとしてAs+をイオン注入してn+領域を基
板に形成する（ソース、ドレイン領域）。注入条
件は１×1015〜1016／cm2、50KeV位とした。次に
図Ｃにおいて、全面にブロツキング用のMoSi2１
４を形成後、全面にCVDによりPSGを900℃〜
1000℃で1.0μ形成する。次に図Ｄにおいて1000〜
1100℃、N2雰囲気でメルトフローによりPSG１
５を熔融してなだらかな表面を得る。次いで図Ｅ
においてコンタクト窓４，５を形成してモリブデ
ンシリサイド積層構造のポリシリコンの表面及び
シリコン基板のn+層表面を露出し、次に図Ｆに
おいて選択成長により埋込みコンタクト層９，１
１を同時に形成する。選択成長は900℃〜1000℃，
50Torr，SiH2Cl2＋HCl2ガスを用いて行なつた。
示す。図Ａにおいて、シリコン基板１上にゲート
電極膜３、ポリシリコン層１３、モリブデンシリ
サイド層６、及びポリシリコン層１０が積層構造
に形成されている。下層のポリシリコン層１３は
スパツタにより形成され、１例として2000Åの膜
厚であり、その上にモリブデンシリサイド
（MoSi2）が１例として2000Åの膜厚にスパツタ
により形成される。本発明において選択成長を可
能とするためのポリシリコン層１０はスパツタ又
はCVDにより１例として1000Åの膜厚に堆積形
成される。１２は、パターニングされたホトレジ
ストである。次に図Ｂにおいてホトレジスト１２
をマスクにしてエツチングにより積層構造をパタ
ーニングし、このモリブデンシリサイド積層構造
をマスクとしてAs+をイオン注入してn+領域を基
板に形成する（ソース、ドレイン領域）。注入条
件は１×1015〜1016／cm2、50KeV位とした。次に
図Ｃにおいて、全面にブロツキング用のMoSi2１
４を形成後、全面にCVDによりPSGを900℃〜
1000℃で1.0μ形成する。次に図Ｄにおいて1000〜
1100℃、N2雰囲気でメルトフローによりPSG１
５を熔融してなだらかな表面を得る。次いで図Ｅ
においてコンタクト窓４，５を形成してモリブデ
ンシリサイド積層構造のポリシリコンの表面及び
シリコン基板のn+層表面を露出し、次に図Ｆに
おいて選択成長により埋込みコンタクト層９，１
１を同時に形成する。選択成長は900℃〜1000℃，
50Torr，SiH2Cl2＋HCl2ガスを用いて行なつた。
図Ｆの構造は平坦化されており、次に形成され
るAl配線層は埋込みコンタクト層１１，９を介
してゲートのモリブデンシリコン構造体及び基板
のn+層に接続される。平坦化された構造となり、
スパツタ等により形成される配線接続は確実にな
る。
るAl配線層は埋込みコンタクト層１１，９を介
してゲートのモリブデンシリコン構造体及び基板
のn+層に接続される。平坦化された構造となり、
スパツタ等により形成される配線接続は確実にな
る。
発明の効果
以上本発明によれば、段差のない電極表面構造
が基板上のコンタクト部及びゲート電極上のコン
タクト部に選択成長法により同時に形成できる。
また、付加的高温処理（コンタクト窓形成後に開
口の内側をなだらかにするための追加のメルトフ
ロー処理等）も必要としない。従つて、本発明に
よれば、熱処理回数が増えることがないから素子
特性上においても有利であり、また配線電極の断
線の問題も解決できる。
が基板上のコンタクト部及びゲート電極上のコン
タクト部に選択成長法により同時に形成できる。
また、付加的高温処理（コンタクト窓形成後に開
口の内側をなだらかにするための追加のメルトフ
ロー処理等）も必要としない。従つて、本発明に
よれば、熱処理回数が増えることがないから素子
特性上においても有利であり、また配線電極の断
線の問題も解決できる。
第１図は従来の半導体装置の製造方法によつて
得られた素子の説明図、第２図は本発明の半導体
装置の製造方法によつて得られる素子の説明図、
第３図はＡ〜Ｆは本発明の半導体装置の製造方法
の工程図。 １……シリコン基板、３……ゲート酸化膜、
４，５……コンタクト窓、６……金属シリサイド
層（ゲート）例えばモリブデンシリサイド層）、
７，８……導電層（配線）、９，１１……埋込み
コンタクト層（埋込み半導体層）、１０……（金
属シリサイド層上の）半導体層（ポリシリコン
層）、１２……ホトレジスト、１３……（下層の）
ポリシリコン層。
得られた素子の説明図、第２図は本発明の半導体
装置の製造方法によつて得られる素子の説明図、
第３図はＡ〜Ｆは本発明の半導体装置の製造方法
の工程図。 １……シリコン基板、３……ゲート酸化膜、
４，５……コンタクト窓、６……金属シリサイド
層（ゲート）例えばモリブデンシリサイド層）、
７，８……導電層（配線）、９，１１……埋込み
コンタクト層（埋込み半導体層）、１０……（金
属シリサイド層上の）半導体層（ポリシリコン
層）、１２……ホトレジスト、１３……（下層の）
ポリシリコン層。
Claims (1)
- 【特許請求の範囲】 １ 金属シリサイド層を含み構成されてなる一導
電層に絶縁膜に形成されてなる開口を介して他の
導電層を電気的に接続するに際し、 基板上に金属シリサイド層を形成する工程と、
該金属シリサイド層上に半導体層を積層形成して
上面が該半導体層で被覆されてなる積層構造の導
電層を形成する工程と、 該積層構造の導電層を覆うように絶縁膜を形成
する工程と、 該絶縁膜を選択的に除去して、前記半導体層に
達する開口を形成する工程と、 該開口内に露出した半導体層上に、埋め込み半
導体層を選択的に気相成長させて該開口を埋め表
面を平坦化する工程 とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249224A JPS60140870A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249224A JPS60140870A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140870A JPS60140870A (ja) | 1985-07-25 |
| JPH049372B2 true JPH049372B2 (ja) | 1992-02-20 |
Family
ID=17189759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249224A Granted JPS60140870A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140870A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341014A (en) * | 1992-01-07 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247690A (en) * | 1975-10-14 | 1977-04-15 | Matsushita Electric Ind Co Ltd | Process for production of semiconductor device |
| JPS58137232A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | シリコン半導体装置およびその製法 |
-
1983
- 1983-12-28 JP JP58249224A patent/JPS60140870A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140870A (ja) | 1985-07-25 |
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