JPS6237815B2 - - Google Patents

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JPS6237815B2
JPS6237815B2 JP53106761A JP10676178A JPS6237815B2 JP S6237815 B2 JPS6237815 B2 JP S6237815B2 JP 53106761 A JP53106761 A JP 53106761A JP 10676178 A JP10676178 A JP 10676178A JP S6237815 B2 JPS6237815 B2 JP S6237815B2
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film
silicate glass
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semiconductor substrate
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Izumi Tanaka
Shinpei Tanaka
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特にＰ
チヤンネルMIS型半導体装置においてソース領
域，ドレイン領域と配線層との接触不良の防止を
行い得る簡略化された半導体装置の製造方法に関
する。
ＰチヤンネルMIS型半導体装置、即ちＮ型半導
体基板に、Ｐ型のソース，ドレイン領域が形成さ
れてなる半導体装置は、近年半導体記憶装置等に
多数用いられている。
ところで一般のMIS型半導体装置の製造にあた
つては、ソース領域、ドレイン領域にアルミニウ
ム等の電極金属による配線を施す場合、断線防止
のため、該半導体素子上を覆う燐シリケートガラ
ス（PSG）を熱により溶解（Melt）し、窓開きの
際生じた窓部肩の段差をなだらかにすることが行
なわれている。
しかしながらこのような処理をＰチヤンネル
MIS型半導体装置に適用しようとすると、この
PSGの溶解の際、該PSGから燐（Ｐ）が析出し、
Ｐ形ソース，ドレイン領域表面に燐の拡散層が形
成されてしまい、電極金属との接触（抵抗接触）
不良が生じる恐れがある。
本出願人は、このような現象を防止するため、
先にPSG層とソース，ドレイン領域間に該ソー
ス，ドレイン領域上の電極金属接続部のみを覆つ
て選択的に二酸化シリコン（SiO2）膜、窒化シリ
コン（Si3N4）膜を形成し、析出燐のソース領域、
ドレイン領域への侵入防止を行なう方法を提案し
た。
第１図は、かかる先に提案した半導体装置の製
造工程を示し、該第１図に基いて、本出願人の先
の提案を説明する。本説明においては、ゲート電
極部とこれに隣接するソース又はドレインの一方
の領域を図示して説明する。
第１図ａは、Ｎ型シリコン半導体基板１に、該
基板表面に選択的に形成されたゲート酸化膜２及
び該ゲート酸化膜２上に配設された多結晶（ポ
リ）シリコンからなるゲート電極３をマスクとし
て、半導体基板１中にＰ型を与える不純物が導入
されてソースあるいはドレイン領域４が形成され
た状態を示している。なお５はフイールド酸化膜
である。
かかる提案においては次に第１図ｂに示す如
く、全面に二酸化シリコン（SiO2）膜６及び窒化
シリコン（Si3N4）膜７を被着形成する。
次に第１図ｃの如く、窒化シリコン膜７をパタ
ーニングし、電極窓形成部上を覆つてパターン化
された窒化シリコン膜７′，７″を作成する。ここ
で窒化シリコン膜７′はソースあるいはドレイン
電極窓を画定し、窒化シリコン膜７″はゲート引
出し電極窓を画定する。なお該ゲート電極引出し
窓の設定は必要に応じてなされるものである。
次に第１図ｄの如く、PSGの溶融軟化時にＰ型
拡散領域に燐を拡散させないよう該窒化シリコン
膜７′，７″に覆われない領域を酸化する。その後
全面に燐シリケートガラス（PSG）層８を被着形
成し、次に該PSG層８の窓開きを行い、その後溶
解して窓のエツジ部分を図の如くなだらかにす
る。
次に第１図ｅの如く、PSG層をマスクとして窓
部の窒化シリコン膜７′，７″、更に二酸化シリコ
ン膜６をエツチング除去する。
その後全面にアルミニウム（Al）層を被着、
形成し、選択エツチングを行なつて第１図ｄの如
くソースあるいはドレイン電極９及びゲート引出
し電極１０の形成を行なう。
この提案においては、二酸化シリコン膜６は、
窒化シリコン膜７の選択エツチングの際、そのエ
ツチング材が半導体基板をエツチングしてしまう
等の悪影響防止するために設けられる。又、窒化
シリコン膜７のパターニングは、半導体基板１の
界面状態を良好とするため行なわれる水素
（H2）雰囲気中でのアニール工程の際、水素が窒
化シリコン膜７により阻止されてしまうため界面
状態が劣化することを防ぐために、該窒化シリコ
ン膜を必要な部分のみを形成せしめるために行な
われる。
この提案では、電極窓の形成工程として(b)から
(e)の４工程を必要とするものであつた。
本発明は上述の工程を更に簡略化して、更に電
極接続の不良を防止し得る半導体装置の製造方法
を提供することを目的とするものである。
この目的の達成のため、本発明の半導体装置の
製造方法は、半導体基板上に、ゲート絶縁膜を形
成し、該ゲート絶縁膜上にゲート電極を形成し、
該ゲート電極を挾んで該半導体基板中にソース領
域及びドレイン領域を形成し、次いで該ソース領
域，ドレイン領域及びゲート領域を覆つて不純物
侵入阻止膜を形成し、次いで該不純物侵入阻止膜
上に燐シリケートガラス層を形成し、次いで該燐
シリケートガラス層の所望領域に電極窓を形成
し、次いで該燐シリケートガラス層を加熱処理
し、しかる後前記不純物侵入阻止層に電極窓を形
成し、次いで電極材料を被着して電極の導出を行
なう半導体装置の製造方法において、半導体基板
に、前記燐シリケートガラス層の加熱処理後か
ら、電極材料の被着前までの間に、水素雰囲気中
において前記不純物侵入阻止膜によつて水素が阻
止されないように800℃〜900℃の温度で加熱処理
を行なうことを特徴とする半導体装置の製造方法
を提供するものである。ここで不純物侵入阻止層
とは、燐シリケートガラス層から外方拡散される
燐が半導体基板、特にＰ型領域に侵入するのを阻
止しようとするものであつて、本発明にあつては
後述の如く、少なくとも窒化シリコン膜が適用さ
れる。
以下本発明を一実施例に基き説明する。
第２図は、本発明による半導体装置の製造方法
の一実施例工程図を示し、図中第１図と対応する
箇所には同一記号で付してある。
第２図ａは第１図ａと同じ状態を示すもので、
周知のシリコンゲートMIS・FETプロセスを適
用して、Ｎ型半導体基板１に、該基板表面に選択
的に形成されたゲート酸化膜２及び該ゲート酸化
膜２上に配設された多結晶シリコンからなるゲー
ト電極３をマスクとして、半導体基板１中にＰ型
を与える不純物が導入されてソースあるいはドレ
イン領域４が形成された状態を示している。なお
５はフイールド酸化膜である。
次に第２図ｂの如く、通常の気相成長法を適用
して全面に厚さ200〜300〔Å〕の二酸化シリコン
（SiO2）膜６及び厚さ400〜500〔Å〕窒化シリコ
ン（Si3N4）膜７を形成する。
この二酸化シリコン膜６の役目は前述の如く窒
化シリコン膜７のエツチングの際そのエツチング
材が半導体基板１をエツチングしてしまう等の悪
影響を防止するものであり、又窒化シリコン膜７
はPSG層からの析出燐の半導体基板中への侵入を
阻止するものである。
次に第２図ｃの如く、燐シリケートガラス
（PSG）層８を被着形成し、電極窓形成予定領域
のPSG層の選択エツチングを行なつて窓開きを行
い、その後窒素あるいは酸素雰囲気中で1050℃〜
1100℃程の加熱処理を行なつて該PSG層の溶解を
行なつて電極窓のエツジ部を図の如くなめらかに
する。
次いで、本発明による製造方法にあつては、当
該半導体基板を、水素雰囲気中において、800〜
900℃の温度で20分程の加熱処理を行なう。
次に第２図ｄの如く、前記PSG層をマスクとし
て窓部の窒化シリコン膜７、酸化シリコン膜６を
除去する。
その後全面にアルミニウムを被着形成し、選択
エツチングを行なつて第２図ｄの如く、ソースあ
るいはドレイン電極９の形成を行なう。
ここで従来の製造方法を示す第１図と本発明に
よる製造方法を示す第２図とを比較すると、窒化
シリコン膜が部分的に除去されるか、除去されな
いかで異つている。
一般には本発明の如く窒化シリコン膜７が除去
されないと、従来の熱処理工程の温度条件（約
450℃）では、水素が阻止されてしまい半導体基
板１の表面状態特に半導体基板１とゲート酸化膜
２との界面状態が劣化すると考えられていた。し
かしながら本発明による場合、前述の加熱処理温
度条件800〔℃〕〜900〔℃〕に設定したところ、
水素の阻止が殆んど生じず、半導体基板とゲート
絶縁膜との界面状態が良好で安定であることがわ
かつた。発明者らの試験測定によれば、当該半導
体装置の特性の経時変化は、前記従来の方法によ
つて製作された半導体装置の経時変化よりも極め
て少ないものであつた。
従つて、本発明の場合、従来の窒化シリコン膜
のパターニング工程をはぶき、窒化シリコン膜を
残しておいても、熱処理工程の効果は温度条件を
変えれば、充分達成することができる。そして、
本発明にかかる当該水素雰囲気中での加熱処理
は、前記工程に限られず、PSG膜の溶解後から電
極材料の被着前までの間のいずれの段階において
も適用することができ、その効果に変りはない。
以上の様に、本発明によれば、工程を窒化シリ
コン膜の選択的除去工程という１工程減らして
も、従来と同様のコンタクト不良防止を達成出
来、この種の半導体装置の製造工程の簡略化及び
信頼性の向上が図れ、実用上極めて効果が大き
い。更に本発明によれば従来の方法の如く、窒化
シリコン膜の選択的除去直後の再酸化処理も不要
であり、この点からも工程の簡略化がなし得る。
尚、本発明は上述の実施例に限らず本発明の主
旨に沿い種々の変形が可能であり、これらを除外
するものではない。
また、本発明の実施例にあつては、ゲート引出
し電極の配設を行なわなかつたが、かかる構成は
前記従来の方法と同様に必要に応じてなし得るも
のである。
【図面の簡単な説明】
第１図ａ〜ｆは本出願人の既提案に係る製造方
法の工程を示す断面図、第２図ａ〜ｅは本発明に
よる製造方法の一実施例工程を示す断面図であ
る。 図中、１は半導体基板、２，５は二酸化シリコ
ン膜、３は多結晶シリコン層、４はソースあるい
はドレイン領域、７は窒化シリコン膜、８はPSG
層を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に、ゲート絶縁膜を形成し、該
    ゲート絶縁膜上にゲート電極を形成し、該ゲート
    電極を挾んで該半導体基板中にソース領域及びド
    レイン領域を形成し、次いで該ソース領域，ドレ
    イン領域及びゲート領域を覆つて不純物侵入阻止
    膜を形成し、次いで該不純物侵入阻止膜上に燐シ
    リケートガラス層を形成し、次いで該燐シリケー
    トガラス層の所望領域に電極窓を形成し、次いで
    該燐シリケートガラス層を加熱処理し、しかる後
    前記不純物侵入阻止層に電極窓を形成し、次いで
    電極材料を被着して電極の導出を行なう半導体装
    置の製造方法において、半導体基板に、前記燐シ
    リケートガラス層の加熱処理後から、電極材料の
    被着前までの間に、水素雰囲気中において前記不
    純物侵入阻止膜によつて水素が阻止されないよう
    に800℃〜900℃の温度で加熱処理を行なうことを
    特徴とする半導体装置の製造方法。
JP10676178A 1978-08-31 1978-08-31 Preparation of semiconductor device Granted JPS5534444A (en)

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EP (1) EP0008928B1 (ja)
JP (1) JPS5534444A (ja)
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