JPH0496368A - ゲートアレー型ｌｓｉの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、特にゲートアレー型Ｌ
　Ｓ　Ｉ　　（Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒ
ａｔｅｄ　ｃｉｒｃｕｉｔ）の製造方法に関するもので
ある。

〔従来の技術〕

ゲートアレー型ＬＳＩとは、基本セルと呼ばれる素子の
集合を規則的に配列したマスクスライスをあらかじめ作
っておき、与えられた論理回路に従って基本セル内の配
線を行い、その後に、基本セル間の相互配線を行って、
所定の機能を持たせたものをいう。

従来の製造方法では、ゲートアレー型ＬＳＩのゲート電
極に対する配線は、両端２カ所に設けられた配線用端子
のうち、配線のし易い端子１カ所に対して配線を行って
いた。これは基本セル内の配線の後に行う基本セル間の
相互配線をできるだけ行い易くするためである。

〔発明が解決しようとする課題〕

しかし、このような端子１カ所だけの配線では、ゲート
電極の寄生抵抗のために、電荷がゲート幅全体に広がる
まで時間がかかり、信号遅延の原因となった。このこと
は、ゲート電極にボリシリコンが用いられたときに特に
顕著である。

この問題を回避する方法として、基本セル内の配線時に
、ゲート電極の両端を配線を使って接続する方法がある
。しかしこの方法では、その後に行う基本セル間の相互
配線が非常に複雑になってしまう。これは、上層の配線
領域の多くが基本セル内の配線時に使われてしまうため
、基本セル間の相互配線として利用できる上層の配線領
域が制限されるためである。

〔課題を解決するための手段〕

上記課題を解決するために、本発明であるゲートアレー
ＬＳＩの製造方法は、配線形成の終了後に基本セル内に
設けられているトランジスタのゲートの両端およびその
間の領域であって配線最上層が形成されていない領域に
、そのゲートの両端を結ぶ配線を形成するものである。

〔作用〕

本発明のゲートアレーＬＳＩの製造方法によれば、基本
セル内の配線形成および基本セル間の相互配線形成は、
トランジスタのゲートの賢−を結ぶ配線を考慮すること
なく、十分な自由度を持たせて行われる。また、これら
の配線形成後に、できるだけ多くのゲートの両端を結ぶ
配線形成が行われる。

〔実施例〕

添付図面の第１図から第５図を参照して、本発明の一実
施例について説明する。

なお、第１図は本実施例によって作製されたゲートアレ
ー型ＬＳＩの平面図である。

まず、半導体ウェハの表面部に適当な不純物をドープし
てＰ型活性層１０２、Ｎ型活性層１０３等を形成し、さ
らにポリシリコンによるゲート電極１０４〜１０７を形
成して第２図に示す基本セル１０１を半導体ウェハ上に
数多く規則的に配列する。この段階の半導体ウェハは一
般にマスクスライスと呼ばれている。

次に、あらかじめ設計された多種類の配線パターンが登
録されているライブラリから必要な配線パターンを取り
出してマクロセルを構成する。さらに、相互配線が許さ
れた領域内で配線のレイアウト設計を行う。そして、そ
の後このレイアウト設計に基づいてマスクスライス上に
配線を行い、所望の回路を得る。

第３図に示す回路は基本セル１０１に第１層目の配線が
行われて形成された基本ゲート回路である。この基本ゲ
ート回路は、２人力ＮＡＮＤ回路を構成しており、その
配線は次のように行われる。

まず基本セル１０１上に絶縁膜とじてＳ　ｉｏ　２を堆
積させた後、第１層コンタクトホール１１７〜１２９を
形成する。次に表面全体に配線金属を蒸着し、その後パ
ターンニングして第１層配線１０８〜１１６を形成する
。第１層コンタクトホール１１７〜１２９においては、
配線金属自身によって上層と下層の電気的接続が達成さ
れている。

さらに、基本ゲート回路上に絶縁膜として５ｔＯ３を堆
積させ、その上に第１配線と同様に第２層配線１３０〜
１３２を形成する。これらの第２層配線の多くは、複数
の基本セル間を接続する相互配線である。なお、第１層
配線と第２層配線との間には第２層コンタクトホール１
３３〜１３７を形成する。ここで第１層配線１３８．１
３９は前工程で既に形成された配線である。

以上の工程で第４図に示す所定の機能が備わったゲート
アレー型ＬＳＩが作製されるが、本実施例ではさらに、
次の工程が追加されている。

すなわち、配線形成が終了した基本ゲート回路内のトラ
ン−ジスタのゲート電極のうち、ゲート電極の両端およ
びその間の領域に第２層配線が形成されていない領域を
探して配線形成を行うのである。第４図ではゲート電極
１０７の上部に、既に第２層配線１３２が形成されてい
たので、ゲート電極１０７の両端を結ぶ配線形成は行わ
ず、ゲート電極１０４．１０５の両端を接続する第２層
バイパス配線１４・０と、ゲート電極１０６の両端とゲ
ート電極１０７の一端を接続する第２層バイパス配線１
４１とを形成する。また、第１層配線と第２層配線との
間に第２層コンタクトホール１４２〜１４４を形成する
。その結果、第１図に示すゲートアレー型ＬＳＩが作製
される。

本実施例では、ゲート電極１０４．１０６とＰ形活性層
１０２の交差部分において、それぞれＮチャネルＭＯＳ
）ランジスタ１４５．１４６が形成される。また、ゲー
ト電極１０５．１０７とＮ形活性層１０３の交差部分に
おいて、ＰチャネルＭＯＳトランジスタ１４７．１４８
が形成される。

したがって、このゲートアレー型ＬＳＩ内の基本ゲート
回路は第５図に示す回路と等価となる。この回路の太線
で示した配線は本実施例の特徴である第２層バイパス配
線１４０．１４１を表わす。

本実施例で特徴的なのは、従来どおりの配線の自由度を
持たせたままで、最適な配線形成ができることである。

つまり、従来工程で所定の機能が備わったゲートアレー
型ＬＳＩを製造し、さらにその後の工程でゲート電極の
両端を接続できる第２層配線を探して配線形成を行うの
である。そして、このようなバイパス配線が形成されれ
ば、ゲート電極１０４〜１０６には両端から同時に電荷
が印加されるため、ゲート電極の一端から電荷が印加さ
れる場合に比べて遅延時間が半減する。

なお、従来はゲート電極１０４．１０７にはゲート電極
１０５．１０６が配線として介在していたが、この実施
例では第２層バイパス配線１４０．１４１から直接与え
られるようになったため、ゲート電極１０４．１０７に
ついてはこの観点からもゲート電極に使用されているポ
リシリコンによる信号の遅延時間が削減する。

本実施例は、２層配線で所望の論理ゲートを構成する場
合を示したものだが、それ以上の多層配線の場合には最
上層と同じ層レベルでバイパス配線を形成すればよい。

〔発明の効果〕

本発明のゲートアレー型ＬＳＩの製造方法であれば、基
本セル間の相互配線に自由度を持たせた上で、より多く
のゲート電極の両端を結ぶ配線形成を行うことができる
。

このため、本発明の製造方法を用いれば、信号の遅延が
起こりに＜＜、かつゲート電極での発熱の少ないゲート
アレー型ＬＳＩが製造できる。

【図面の簡単な説明】

第１図は本発明を適用した実施例の平面図、第２図は基
本セルの平面図、第３図は基本ゲート回路の平面図、第
４図はゲートアレー型ＬＳＩの平面図、第５図は第１図
の等価回路図である。 １０１・・・基本セル、１０２・・・Ｐ形活性層、１０
３・・・Ｎ形活性層、１０４〜１０７・・・ゲート電極
、１０８〜１１６・・・第１層配線、１１７〜１２９・
・・第１層コンタクトホール、１３０〜１３２・・・第
２層配線、１３３〜１３７・・・第２層コンタクトホー
ル、１３８．１３９・・・第１層配線、１４０．１４１
・・・第２層バイパス配線、１４２〜１４４・・・第２
層コンタクトホール、１４５．１４６・・・Ｎチャネル
ＭＯＳトランジスタ、１４７．１４８・・・Ｐチャネル
ＭＯ５）ランジスタ。 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也第１図 基本セル ゲート７レー型ＬＳＩ 第４図 基本ゲート回路 ｄｄ ｄｄ ｎｄ 実施例の等価回路 第５図

Claims (1)

【特許請求の範囲】
1. マスタチップ上に複数の基本セルが配列されており、こ
   の基本セル内および基本セル間に施された多層配線によ
   って所望の論理ゲートが構成されるゲートアレー型ＬＳ
   Ｉの製造方法において、前記配線形成の終了後に前記基
   本セル内に設けられているトランジスタのゲートの両端
   およびその間の領域であって前記配線最上層が形成され
   ていない領域にそのゲートの両端を結ぶ配線を形成する
   ことを特徴とするゲートアレー型ＬＳＩの製造方法。