JPH049639Y2 - - Google Patents
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- Publication number
- JPH049639Y2 JPH049639Y2 JP1984070472U JP7047284U JPH049639Y2 JP H049639 Y2 JPH049639 Y2 JP H049639Y2 JP 1984070472 U JP1984070472 U JP 1984070472U JP 7047284 U JP7047284 U JP 7047284U JP H049639 Y2 JPH049639 Y2 JP H049639Y2
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- JP
- Japan
- Prior art keywords
- address
- page
- cpu
- bits
- crtc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はマイクロコンピユータのメモリ・アド
レス指定構成、特にマイクロコンピユータのメモ
リに対するCPU及びビデオ表示サブシステムの
アクセスに関するメモリ・ページング・システム
に関する。
レス指定構成、特にマイクロコンピユータのメモ
リに対するCPU及びビデオ表示サブシステムの
アクセスに関するメモリ・ページング・システム
に関する。
現在、市販されているマイクロコンピユータ・
システムはビデオ・データ記憶のために２つの方
式を用いている。例えば大型の機種は、CRTリ
フレツシユ・データの記憶に別個のビデオRAM
を用いている。それらのシステムでは、当然、ビ
デオ・データの更新及び読取は専用のビデオ・メ
モリに対するアクセスによつて行われる。
システムはビデオ・データ記憶のために２つの方
式を用いている。例えば大型の機種は、CRTリ
フレツシユ・データの記憶に別個のビデオRAM
を用いている。それらのシステムでは、当然、ビ
デオ・データの更新及び読取は専用のビデオ・メ
モリに対するアクセスによつて行われる。
より小さな、限られたRAM容量しか持たない
システムでは、システムの主記憶がビデオ・デー
タ及び処理のための残りのデータの両者を保持し
なければならない。別個のビデオ記憶を欠くその
ような小さなシステムでは、主記憶の小部分が表
示データに割り当てられ、その目的に専用的に用
いられている。これは２つの欠点を有する。最初
に、表示のためのビデオ・データの量がかなり制
限され、そのために表示分解能が制限される。第
２に、残りのデータはビデオ領域に書き込むこと
ができないので、この領域は、表示が行なわれて
いない時でも他の処理動作のために使うことがで
きない。
システムでは、システムの主記憶がビデオ・デー
タ及び処理のための残りのデータの両者を保持し
なければならない。別個のビデオ記憶を欠くその
ような小さなシステムでは、主記憶の小部分が表
示データに割り当てられ、その目的に専用的に用
いられている。これは２つの欠点を有する。最初
に、表示のためのビデオ・データの量がかなり制
限され、そのために表示分解能が制限される。第
２に、残りのデータはビデオ領域に書き込むこと
ができないので、この領域は、表示が行なわれて
いない時でも他の処理動作のために使うことがで
きない。
従つて本考案の目的は、ビデオ・データ及び
CPUデータのための記憶空間の柔軟な割り当て
を可能にする、マイクロコンピユータのメモリ・
システムを提供する事である。
CPUデータのための記憶空間の柔軟な割り当て
を可能にする、マイクロコンピユータのメモリ・
システムを提供する事である。
本考案は、マイクロコンピユータの主記憶をア
クセスするCPU及びビデオ・サブシステムに対
してメモリ・ページを割り当てるためのページン
グ手段を含む、マイクロコンピユータのためのメ
モリ・ページング・システムに関する。その構成
は、CPU及びビデオ・サブシステムが、各々
CPU及びCRTのページング・ビツトを参照する
事によつてメモリ中の任意のページにアクセスで
きるようなものである。これらのページング・ビ
ツトは、メモリのページ位置を定義するアドレ
ス・ビツトである。
クセスするCPU及びビデオ・サブシステムに対
してメモリ・ページを割り当てるためのページン
グ手段を含む、マイクロコンピユータのためのメ
モリ・ページング・システムに関する。その構成
は、CPU及びビデオ・サブシステムが、各々
CPU及びCRTのページング・ビツトを参照する
事によつてメモリ中の任意のページにアクセスで
きるようなものである。これらのページング・ビ
ツトは、メモリのページ位置を定義するアドレ
ス・ビツトである。
第１図のメモリ・マツプはマイクロコンピユー
タ・システムのメモリのアドレス領域を示してい
る。アドレスは１６進表記法で示されている。
RAMはアドレス00000から1FFFFまで存在し
（128Kバイト）、各々16Kバイトの８つのページ
に分割されている。また２つの読取専用記憶
（ROS）があり、128Kバイトのものはアドレス
D0000からEFFFFまでに存在し、第２の64Kバイ
トのROSはアドレスF0000からFFFFFまでに位
置している。またRAMアドレスとROSアドレス
との間のB8000〜C0000のアドレスに32Kバイト
のビデオ・デコード領域が存在している。後に詳
述するように、これは実際の記憶領域ではなく、
CPUにより出力されデコードされてRAM領域の
アドレスに変換されるアドレスに関係している。
タ・システムのメモリのアドレス領域を示してい
る。アドレスは１６進表記法で示されている。
RAMはアドレス00000から1FFFFまで存在し
（128Kバイト）、各々16Kバイトの８つのページ
に分割されている。また２つの読取専用記憶
（ROS）があり、128Kバイトのものはアドレス
D0000からEFFFFまでに存在し、第２の64Kバイ
トのROSはアドレスF0000からFFFFFまでに位
置している。またRAMアドレスとROSアドレス
との間のB8000〜C0000のアドレスに32Kバイト
のビデオ・デコード領域が存在している。後に詳
述するように、これは実際の記憶領域ではなく、
CPUにより出力されデコードされてRAM領域の
アドレスに変換されるアドレスに関係している。
ページ中の16Kの記憶位置は14ビツトによりア
ドレスされ（16進0000〜3FFF）、従つてRAMに
関して３つの上位ビツトは８つの異なるページを
定義するために使うことができる。本発明によれ
ば、これらのページ・ビツトは、CPUアクセス
及びビデオ・サブシステムによるアクセスに関し
てRAMをアドレスするために使用し得る。CPU
は１つのページ選択システムを用い、ビデオ表示
サブシステムは他の、CRTページ選択システム
を用いる。両者は、当然、CPUによつて制御さ
れる。この構成は、CPU又はビデオ・サブシス
テムが、RAM中の任意の単一ページ又は８ペー
ジに至るまでの任意の数のページを用いることが
できるようなものである。任意の時刻において、
CRTページ選択システムは表示用のデータを読
取るために１つのページを選択し、一方では
CPUページ選択システムが他のページを選択し
てそのページに表示データを記入しているであろ
う。連続したフレーム中の大量のデータを変更す
る必要がある時、４つのページが必要かもしれな
い。そのような場合、表示データが変更されるべ
き時、表示のフレーム帰線時に、ページ選択シス
テムは、以前の表示フレームの間にCPUから書
込まれたものが表示されるように切り換えること
ができる。この特徴はアニメーシヨン表示を作成
するのに非常に有用である。
ドレスされ（16進0000〜3FFF）、従つてRAMに
関して３つの上位ビツトは８つの異なるページを
定義するために使うことができる。本発明によれ
ば、これらのページ・ビツトは、CPUアクセス
及びビデオ・サブシステムによるアクセスに関し
てRAMをアドレスするために使用し得る。CPU
は１つのページ選択システムを用い、ビデオ表示
サブシステムは他の、CRTページ選択システム
を用いる。両者は、当然、CPUによつて制御さ
れる。この構成は、CPU又はビデオ・サブシス
テムが、RAM中の任意の単一ページ又は８ペー
ジに至るまでの任意の数のページを用いることが
できるようなものである。任意の時刻において、
CRTページ選択システムは表示用のデータを読
取るために１つのページを選択し、一方では
CPUページ選択システムが他のページを選択し
てそのページに表示データを記入しているであろ
う。連続したフレーム中の大量のデータを変更す
る必要がある時、４つのページが必要かもしれな
い。そのような場合、表示データが変更されるべ
き時、表示のフレーム帰線時に、ページ選択シス
テムは、以前の表示フレームの間にCPUから書
込まれたものが表示されるように切り換えること
ができる。この特徴はアニメーシヨン表示を作成
するのに非常に有用である。
第１図のB8000〜C0000の記憶位置に示されて
いるビデオ・デコード領域に戻ると、RAMのサ
イズが128Kバイト（アドレス00000〜1FFFF）
である事から、それらの高いアドレス位置は
RAM中に存在しない事が明らかである。しかし
ながら、それらのアドレスがCPUによつて生成
される状況が存在する。これは、一連のシステム
に関して互換性が要求され且つ上位のシステムで
は高いアドレス位置にある機構が存在下してお
り、その機構は小さなRAMしか持たない小さな
システムにおいては収容できない場合である。例
えば、実施例のシステムは一連のマイクロコンピ
ユータの下位のシステムであつて、上位の機械は
別個のビデオRAMを含んでいると仮定する。上
位の機械では、このビデオRAMは、16Kバイト
のビデオ・データ領域を提供するアドレスB8000
（736K）〜BBFFF（752K）においてCPU及び
CRTサブシステムによりアドレスされる。小規
模な機械が互換性を維持するためには、CPUが
それらのアドレスをRAMの領域内の適当なアド
レスに変換するか又は本発明のように、CPU外
部のページ交換機構を用いて上位の機械と同じよ
うにそれらのアドレスを使用するかしなければな
らない。第２図についての下記の説明から明らか
になるように、それらの高いビデオ・アドレスを
検出しそれらを利用可能なRAMアドレスにペー
ジングするデコード手段が用いられている。
いるビデオ・デコード領域に戻ると、RAMのサ
イズが128Kバイト（アドレス00000〜1FFFF）
である事から、それらの高いアドレス位置は
RAM中に存在しない事が明らかである。しかし
ながら、それらのアドレスがCPUによつて生成
される状況が存在する。これは、一連のシステム
に関して互換性が要求され且つ上位のシステムで
は高いアドレス位置にある機構が存在下してお
り、その機構は小さなRAMしか持たない小さな
システムにおいては収容できない場合である。例
えば、実施例のシステムは一連のマイクロコンピ
ユータの下位のシステムであつて、上位の機械は
別個のビデオRAMを含んでいると仮定する。上
位の機械では、このビデオRAMは、16Kバイト
のビデオ・データ領域を提供するアドレスB8000
（736K）〜BBFFF（752K）においてCPU及び
CRTサブシステムによりアドレスされる。小規
模な機械が互換性を維持するためには、CPUが
それらのアドレスをRAMの領域内の適当なアド
レスに変換するか又は本発明のように、CPU外
部のページ交換機構を用いて上位の機械と同じよ
うにそれらのアドレスを使用するかしなければな
らない。第２図についての下記の説明から明らか
になるように、それらの高いビデオ・アドレスを
検出しそれらを利用可能なRAMアドレスにペー
ジングするデコード手段が用いられている。
第２図は本考案を実施しているマイクロコンピ
ユータ・システム中のメモリ・アドレシング構成
の単純化したブロツク図である。このシステムは
マイクロコンピユータ２０（インテル社製の8088
でもよい）を含む。簡明さのために、データ入出
力端子Ｄ０〜７及びアドレス出力端子Ａ０〜１９
しか示されていない。さらに、8088においてはＤ
０〜７端子はＡ０〜７のアドレス出力と共用され
時分割的に使用されているが、図面ではデータ入
出力端子はアドレス端子と別個に示されている。
CRT制御システム２１は、モトローラ社製の
6845型CRT制御装置及び付加的なメモリ制御回
路を含んでいてもよい。その２つの出力は、メモ
リ・アドレス出力MA０〜１３及びCRT／CPU
出力信号である。128Kバイトの容量を持つメモ
リ２２は、アドレス・システム２４によつてアド
レスされるように接続されている。アドレス・シ
ステム２４への入力はCPUアクセス・サイクル
に関する17ビツト又はCRTアクセス・サイクル
に関する17ビツトのいずれかである。各CPUサ
イクルに関して、それらのアドレス・ビツトは、
CPUアドレス出力からバス２６を経て来る14ビ
ツトＡ０〜Ａ１３及びマルチプレクサ２７からバ
ス３１を経由して来るCPUのA14，A15，A16ビ
ツト又はCPUのページ・ビツトP0，P1，P2の３
ビツトから成る。CRTサイクルの場合、アドレ
ス・システム２４への17ビツトは、CRT制御シ
ステム２１からバス２８を経由して来るビツト
MA0〜MA13及びページ・レジスタ３０からバ
ス３２を経由して来るCRTページ・ビツトP0，
P1，P2から成る。
ユータ・システム中のメモリ・アドレシング構成
の単純化したブロツク図である。このシステムは
マイクロコンピユータ２０（インテル社製の8088
でもよい）を含む。簡明さのために、データ入出
力端子Ｄ０〜７及びアドレス出力端子Ａ０〜１９
しか示されていない。さらに、8088においてはＤ
０〜７端子はＡ０〜７のアドレス出力と共用され
時分割的に使用されているが、図面ではデータ入
出力端子はアドレス端子と別個に示されている。
CRT制御システム２１は、モトローラ社製の
6845型CRT制御装置及び付加的なメモリ制御回
路を含んでいてもよい。その２つの出力は、メモ
リ・アドレス出力MA０〜１３及びCRT／CPU
出力信号である。128Kバイトの容量を持つメモ
リ２２は、アドレス・システム２４によつてアド
レスされるように接続されている。アドレス・シ
ステム２４への入力はCPUアクセス・サイクル
に関する17ビツト又はCRTアクセス・サイクル
に関する17ビツトのいずれかである。各CPUサ
イクルに関して、それらのアドレス・ビツトは、
CPUアドレス出力からバス２６を経て来る14ビ
ツトＡ０〜Ａ１３及びマルチプレクサ２７からバ
ス３１を経由して来るCPUのA14，A15，A16ビ
ツト又はCPUのページ・ビツトP0，P1，P2の３
ビツトから成る。CRTサイクルの場合、アドレ
ス・システム２４への17ビツトは、CRT制御シ
ステム２１からバス２８を経由して来るビツト
MA0〜MA13及びページ・レジスタ３０からバ
ス３２を経由して来るCRTページ・ビツトP0，
P1，P2から成る。
メモリ・ページングは、CPU２０がCPUデー
タ・バス３６を経てページ・レジスタ３０にペー
ジ・ビツトを配給する事によつて制御している。
このために６本のデータ線しか使われていない。
従つて６つのページ・ビツトは３つがCPUのた
めに、３つがCRTのために記憶される。暫くの
間、CPUページ・ビツトP0〜P2がレジスタ３０
からマルチプレクサ２７を通過するものと仮定し
て、マルチプレクサ２７の動作を無視して、ペー
ジング動作に注意を向ける。CPUサイクルにお
いて、アドレス・ビツトA0〜A13は、CPUから
直接アドレス・システム２４に送られ、CRT制
御システムからのCRT／信号が低レベルに
あるので、CPUページング・ビツトP0〜P2がレ
ジスタ３０からマルチプレクサ２７を経由してバ
ス３１からアドレス・システムに送られる。従つ
て、メモリ中の記憶位置は、CPUページ・ビツ
トP0〜P2によつて決定される16Kバイトのペー
ジ領域内で、14ビツトのCPUアドレス・ビツト
A0〜A13によつて選択される。同様の動作は、
各CRTサイクルに関しても起きる。但しCRT制
御システム２１からのアドレス・ビツトMA0〜
MA13及びCRTページ・ビツトP0〜P2が用いら
れる。CRTページ・ビツトは、制御システム２
１からのCRT／線が高いレベルの時にレジ
スタ３０から読取られる。従つて、CPU２０及
びCRT制御システム２１は、ページ・ビツトに
従つてメモリ２２内の任意のページにアクセスを
行う。これらのページ・ビツトはCPUにより任
意の時刻に変更できる。
タ・バス３６を経てページ・レジスタ３０にペー
ジ・ビツトを配給する事によつて制御している。
このために６本のデータ線しか使われていない。
従つて６つのページ・ビツトは３つがCPUのた
めに、３つがCRTのために記憶される。暫くの
間、CPUページ・ビツトP0〜P2がレジスタ３０
からマルチプレクサ２７を通過するものと仮定し
て、マルチプレクサ２７の動作を無視して、ペー
ジング動作に注意を向ける。CPUサイクルにお
いて、アドレス・ビツトA0〜A13は、CPUから
直接アドレス・システム２４に送られ、CRT制
御システムからのCRT／信号が低レベルに
あるので、CPUページング・ビツトP0〜P2がレ
ジスタ３０からマルチプレクサ２７を経由してバ
ス３１からアドレス・システムに送られる。従つ
て、メモリ中の記憶位置は、CPUページ・ビツ
トP0〜P2によつて決定される16Kバイトのペー
ジ領域内で、14ビツトのCPUアドレス・ビツト
A0〜A13によつて選択される。同様の動作は、
各CRTサイクルに関しても起きる。但しCRT制
御システム２１からのアドレス・ビツトMA0〜
MA13及びCRTページ・ビツトP0〜P2が用いら
れる。CRTページ・ビツトは、制御システム２
１からのCRT／線が高いレベルの時にレジ
スタ３０から読取られる。従つて、CPU２０及
びCRT制御システム２１は、ページ・ビツトに
従つてメモリ２２内の任意のページにアクセスを
行う。これらのページ・ビツトはCPUにより任
意の時刻に変更できる。
第２図のデコーダ４２及びマルチプレクサ２７
は、第１図に示すビデオ・デコード・アドレスを
デコードし、またROSアドレシングを制御する
ように動作できる。このシステムの動作は、ビデ
オ・デコード・アドレス及びROSアドレスの
各々が20ビツトを必要とする事実に基いている。
例えば、ビデオ・デコード・アドレス（B8000〜
BFFFF）に関して、上側のアドレス・ビツト
A16〜A19は1011である。同様にROSアドレス
（D0000〜FFFFF）に関して、ビツトA16〜A19
は1101〜1111である。
は、第１図に示すビデオ・デコード・アドレスを
デコードし、またROSアドレシングを制御する
ように動作できる。このシステムの動作は、ビデ
オ・デコード・アドレス及びROSアドレスの
各々が20ビツトを必要とする事実に基いている。
例えば、ビデオ・デコード・アドレス（B8000〜
BFFFF）に関して、上側のアドレス・ビツト
A16〜A19は1011である。同様にROSアドレス
（D0000〜FFFFF）に関して、ビツトA16〜A19
は1101〜1111である。
デコーダ４２（これは小さなROSデコーダの
形式のものでもよい）は、CPUからバス３４を
経由してビツトA16〜A19を取り込む。もし入力
がビデオ・デコード・アドレスに対応すれば、即
ち1011であれば、出力線３７及び３９が付勢され
る。もし入力がROSアドレス（即ちビツトA18及
びA19が両方共「１」）に対応すれば、信号線３
８が付勢される。後者の場合ROS（図示せず）が
ROS CS（ROSチツプ・セレクト）信号によりエ
ネーブルされ、ROSはA0〜A17のCPUアドレス
出力でアドレスされる。前者の場合、信号線３９
上のRAM CS信号がメモリ２２をエネーブルし、
信号線３７上の信号がマルチプレクサ２７を切り
換えて、CPUアクセス・サイクルの間CPUペー
ジ・ビツトP0〜P2の代りにCPUアドレス・ビツ
トA14〜A16をメモリ２２に通過させる。これ
は、ページングなしに、記憶位置00000〜1FFFF
の範囲内でメモリを直接アクセスする事を可能に
する。これらのビデオ・デコード・アドレスは、
それらのアドレスに専用のビデオRAMを持つ大
きな機械とプログラムの互換性を実現するために
CPUによつて発生される事に留意されたい。そ
れらのアドレスに応答して、第２図のシステムは
CPUからのA0〜A16ビツトのみを用いてメモリ
２２のアドレスを与える。他の全ての場合には、
信号線３９のみが付勢され、上述のA0〜A13及
びCPUのP0〜２ビツト又はMA0〜13及びCRTの
P0〜２ビツトを用いてメモリ２２がアクセスさ
れる。
形式のものでもよい）は、CPUからバス３４を
経由してビツトA16〜A19を取り込む。もし入力
がビデオ・デコード・アドレスに対応すれば、即
ち1011であれば、出力線３７及び３９が付勢され
る。もし入力がROSアドレス（即ちビツトA18及
びA19が両方共「１」）に対応すれば、信号線３
８が付勢される。後者の場合ROS（図示せず）が
ROS CS（ROSチツプ・セレクト）信号によりエ
ネーブルされ、ROSはA0〜A17のCPUアドレス
出力でアドレスされる。前者の場合、信号線３９
上のRAM CS信号がメモリ２２をエネーブルし、
信号線３７上の信号がマルチプレクサ２７を切り
換えて、CPUアクセス・サイクルの間CPUペー
ジ・ビツトP0〜P2の代りにCPUアドレス・ビツ
トA14〜A16をメモリ２２に通過させる。これ
は、ページングなしに、記憶位置00000〜1FFFF
の範囲内でメモリを直接アクセスする事を可能に
する。これらのビデオ・デコード・アドレスは、
それらのアドレスに専用のビデオRAMを持つ大
きな機械とプログラムの互換性を実現するために
CPUによつて発生される事に留意されたい。そ
れらのアドレスに応答して、第２図のシステムは
CPUからのA0〜A16ビツトのみを用いてメモリ
２２のアドレスを与える。他の全ての場合には、
信号線３９のみが付勢され、上述のA0〜A13及
びCPUのP0〜２ビツト又はMA0〜13及びCRTの
P0〜２ビツトを用いてメモリ２２がアクセスさ
れる。
本考案によれば、高度に柔軟性を有し、CPU
及びCRT表示サブシステムの両者によるメモリ
中の全てのページへのアクセスを可能にする、マ
イクロコンピユータのための主記憶ページング・
システムが得られる。
及びCRT表示サブシステムの両者によるメモリ
中の全てのページへのアクセスを可能にする、マ
イクロコンピユータのための主記憶ページング・
システムが得られる。
第１図はメモリ・アドレス・マツプを示す図、
第２図は実施例のシステムのブロツク図である。 ２０……マイクロプロセツサ、２１……CRT
制御システム、２２……RAM、２４……アドレ
ス・システム、２７……マルチプレクサ、３０…
…ページ・レジスタ、４２……デコーダ。
第２図は実施例のシステムのブロツク図である。 ２０……マイクロプロセツサ、２１……CRT
制御システム、２２……RAM、２４……アドレ
ス・システム、２７……マルチプレクサ、３０…
…ページ・レジスタ、４２……デコーダ。
Claims (1)
- 【実用新案登録請求の範囲】 複数のページを含み、特定の前記ページが上位
のｍページ・アドレス・ビツト（ｍは正の整数）
によつて指定され且つ各ページ内の特定の記憶位
置が下位のｎアドレス・ビツト（ｎは正の整数）
によつて指定される主記憶、前記主記憶内の特定
のページ及び該ページ内の特定の記憶位置を指定
するのに必要な（ｍ＋ｎ）アドレス・ビツトより
もビツト数の大きいアドレス出力を供給する
CPU及びCRT制御装置（以下、CRTC）を有し、
前記ページをCPU及びCRTCのいずれがアクセ
スするかを示す制御信号が前CRTCから供給され
るようになつているマイクロコンピユータにおけ
るメモリ・ページング・システムであつて、 前記主記憶の特定ページを指定するｍビツト長
のCPUページ・アドレス・ビツト及びｍビツト
長のCRTCページ・アドレス・ビツトを前記
CPUから受け取つて保持し、前記制御信号が
CPUアクセスを示していると前記CPUページ・
アドレス・ビツトを出力し、前記制御信号が
CRTCアクセスを示していると前記CRTCペー
ジ・アドレス・ビツトを出力するページ・レジス
タ装置と、 前記CPUから前記アドレス出力を受け取り、
該アドレス出力によつて表わされるアドレスが前
記（ｍ＋ｎ）アドレス・ビツトによつて指定可能
な前記主記憶のアドレス範囲内にあるかどうかを
調べるデコード手段と、 前記制御信号がCRTCアクセスを示していた場
合には、前記CRTCページ・アドレス・ビツトを
前記CRTCからのｎビツト長の下位アドレス・ビ
ツトと組み合わせて前記主記憶をアドレスし、前
記制御信号がCPUアクセスを示し且つ前記デコ
ード手段の出力が前記主記憶のアドレス範囲内を
示していた場合には、前記CPUページ・アドレ
ス・ビツトを前記CPUからのｎビツト長の下位
アドレス・ビツトと組み合わせて前記主記憶をア
ドレスし、前記制御信号がCPUアクセスを示し
且つ前記デコード手段の出力が前記主記憶のアド
レス範囲外の特定の記憶領域を示していた場合に
は、前記CPUからの前記アドレス出力の少なく
とも一部を用いて前記主記憶をアドレスするアド
レス手段と、 を有するメモリ・ページング・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US522892 | 1983-08-12 | ||
| US06/522,892 US4608632A (en) | 1983-08-12 | 1983-08-12 | Memory paging system in a microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034648U JPS6034648U (ja) | 1985-03-09 |
| JPH049639Y2 true JPH049639Y2 (ja) | 1992-03-10 |
Family
ID=24082806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984070472U Granted JPS6034648U (ja) | 1983-08-12 | 1984-05-16 | マイクロコンピユータにおけるメモリ・ページング・システム |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4608632A (ja) |
| EP (1) | EP0134969B1 (ja) |
| JP (1) | JPS6034648U (ja) |
| KR (1) | KR890002469B1 (ja) |
| AR (1) | AR246634A1 (ja) |
| AT (1) | ATE57028T1 (ja) |
| AU (1) | AU569312B2 (ja) |
| BR (1) | BR8403981A (ja) |
| CA (1) | CA1216955A (ja) |
| DE (1) | DE3483293D1 (ja) |
| ES (1) | ES8606689A1 (ja) |
| HK (1) | HK10791A (ja) |
| MX (1) | MX155254A (ja) |
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