JPH0731523B2 - プログラマブルコントロ−ラ装置 - Google Patents
プログラマブルコントロ−ラ装置Info
- Publication number
- JPH0731523B2 JPH0731523B2 JP61010264A JP1026486A JPH0731523B2 JP H0731523 B2 JPH0731523 B2 JP H0731523B2 JP 61010264 A JP61010264 A JP 61010264A JP 1026486 A JP1026486 A JP 1026486A JP H0731523 B2 JPH0731523 B2 JP H0731523B2
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- JP
- Japan
- Prior art keywords
- input
- output
- card
- data
- address
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- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は入出力カードを用いて入出力を行うプラグロマ
ブルコントローラ装置に関するものである。
ブルコントローラ装置に関するものである。
プログラマブルコントローラの入出力を入出力カードを
用いて行うとき、従来は、入出力の種別およびアドレス
は各カードごとにプログラミング装置によって指定され
ている。
用いて行うとき、従来は、入出力の種別およびアドレス
は各カードごとにプログラミング装置によって指定され
ている。
すなわち、第４図に示すように、入出力カード６−１〜
６−Ｎのカード種別はプログラミング装置１を介して順
次情報メモリ３に登録され、その順番に対応して入出力
カード６−１〜６−Ｎのアドレスが決定される。
６−Ｎのカード種別はプログラミング装置１を介して順
次情報メモリ３に登録され、その順番に対応して入出力
カード６−１〜６−Ｎのアドレスが決定される。
各入出力カード６−１〜６−ＮがCPU2およびデータメモ
リ４に対してデータの授受を行うときは、情報メモリ３
の内容に従って、内部バス８、バッファ５、入出力バス
７を介してデータが入出力される。
リ４に対してデータの授受を行うときは、情報メモリ３
の内容に従って、内部バス８、バッファ５、入出力バス
７を介してデータが入出力される。
しかしながら上記従来の装置では、CPU2が行う入出力処
理はすべてプログラミング装置１によって入力された情
報メモリ３の内容に従って一方的に行われるので、入出
力カード６−１〜６−Ｎに対して順次入力されなければ
ならないというわずらしさがあり、また、実際の入出力
カード６−１〜６−Ｎと一致した正しい入出力処理が行
われているかのチェックが難しいという問題がある。
理はすべてプログラミング装置１によって入力された情
報メモリ３の内容に従って一方的に行われるので、入出
力カード６−１〜６−Ｎに対して順次入力されなければ
ならないというわずらしさがあり、また、実際の入出力
カード６−１〜６−Ｎと一致した正しい入出力処理が行
われているかのチェックが難しいという問題がある。
本発明は、入出力カードに識別情報を付加することによ
って、入出力カードの種別およびアドレスを自動割りつ
けできる合理的なプログラマブルコントローラ装置を提
供することを目的としている。
って、入出力カードの種別およびアドレスを自動割りつ
けできる合理的なプログラマブルコントローラ装置を提
供することを目的としている。
本発明は、複数の入出力カードを有する複数の入出力ユ
ニットを用いてCPUとデータの入出力を行うプログラマ
ブルコントローラ装置において、前記入出力カードに当
該入出力カードが入力か出力かを判別する種別情報およ
びデータを構成する語数からなる入出力情報を記憶する
入出力情報回路を設けると共に前記入出力カードのデー
タの先頭アドレスと前記入出力カードに記憶可能なデー
タの最大語数と前記入出力ユニットの入出力カード数以
上の固定した物理アドレス空間を割り当て、前記CPU側
に前記先頭アドレスと前記データの最大語数及び前記入
出力ユニットの入出力カード数から前記入出力カードの
先頭アドレスを決定するアドレス加算回路を設け、前記
CPUが前記入出力カードの前記入出力情報を順次読み出
して前記データを構成する語数と前記データの最大語数
とから自動的に前記入出力カードのデータのアドレスを
割り付けるように構成したので、各入出力カードの種別
と物理アドレスおよび入出力情報を自動的に決定でき、
能率的なプログラミングと入出力処理のミス防止を可能
にしたものである。
ニットを用いてCPUとデータの入出力を行うプログラマ
ブルコントローラ装置において、前記入出力カードに当
該入出力カードが入力か出力かを判別する種別情報およ
びデータを構成する語数からなる入出力情報を記憶する
入出力情報回路を設けると共に前記入出力カードのデー
タの先頭アドレスと前記入出力カードに記憶可能なデー
タの最大語数と前記入出力ユニットの入出力カード数以
上の固定した物理アドレス空間を割り当て、前記CPU側
に前記先頭アドレスと前記データの最大語数及び前記入
出力ユニットの入出力カード数から前記入出力カードの
先頭アドレスを決定するアドレス加算回路を設け、前記
CPUが前記入出力カードの前記入出力情報を順次読み出
して前記データを構成する語数と前記データの最大語数
とから自動的に前記入出力カードのデータのアドレスを
割り付けるように構成したので、各入出力カードの種別
と物理アドレスおよび入出力情報を自動的に決定でき、
能率的なプログラミングと入出力処理のミス防止を可能
にしたものである。
本発明の一実施例を第１図に示す。
第１図において、入出力カード６−１〜６−Ｎにはそれ
ぞれカードの種類および構成語数を記憶する情報回路11
が設けられており、これらの入出力情報は入出力情報制
御信号バス10、アドレス加算回路９およびバッファ５を
介してCPU2から任意に読出され、情報メモリ３に記憶さ
れる。
ぞれカードの種類および構成語数を記憶する情報回路11
が設けられており、これらの入出力情報は入出力情報制
御信号バス10、アドレス加算回路９およびバッファ５を
介してCPU2から任意に読出され、情報メモリ３に記憶さ
れる。
アドレス加算回路９は先頭の入出力カードから順次、各
カードの構成語に対して固定された物理アドレス空間に
アドレスを生成する。
カードの構成語に対して固定された物理アドレス空間に
アドレスを生成する。
いま、入出力ユニットの入出力カード数すなわち、カー
ドの種類を示す先頭からの相対カード番号をｎ、そのカ
ードの相対語番号をｍ、先頭カードの先頭アドレスをY
o、各カードのアドレス長をＡ、各語のアドレス長をＢ
とすると、各カードの先頭アドレスYnは Yn＝Yo＋Ａ×ｎ 各語のアドレスYmは Ym＝Yo＋Ａ×ｎ＋Ｂ×ｍ であたえられる。
ドの種類を示す先頭からの相対カード番号をｎ、そのカ
ードの相対語番号をｍ、先頭カードの先頭アドレスをY
o、各カードのアドレス長をＡ、各語のアドレス長をＢ
とすると、各カードの先頭アドレスYnは Yn＝Yo＋Ａ×ｎ 各語のアドレスYmは Ym＝Yo＋Ａ×ｎ＋Ｂ×ｍ であたえられる。
上記入出力情報回路11の詳細を第２図に示す。
第２図において、CPU側装置12から入出力カード６に対
するアドレス13および読出し信号14が出されると、指定
された入出力カードはステータス／データ切換回路15か
ら出されるステータス要求信号16によってデータ切換回
路18をステータス回路22の側に切換え、CPU側装置12の
アクセスによって入出力情報20（カード種別）および21
（構成語数）が読出され、CPU側装置12内にあるアドレ
ス加算回路９を介して入出力カードの物理アドレス空間
が割付けられる。
するアドレス13および読出し信号14が出されると、指定
された入出力カードはステータス／データ切換回路15か
ら出されるステータス要求信号16によってデータ切換回
路18をステータス回路22の側に切換え、CPU側装置12の
アクセスによって入出力情報20（カード種別）および21
（構成語数）が読出され、CPU側装置12内にあるアドレ
ス加算回路９を介して入出力カードの物理アドレス空間
が割付けられる。
読出し信号14が出てないときは、データ切換回路18は内
部データバス19を選択し、バッファ23に外部回路24から
データを入力するか、または外部回路24へデータを出力
する。
部データバス19を選択し、バッファ23に外部回路24から
データを入力するか、または外部回路24へデータを出力
する。
第３図は各カードの固定された物理アドレス空間へのア
ドレス自動割付けの一例を示しており、実装されている
入出力カードの先頭カード（カード０）が２語構成の入
力で先頭アドレスYoとすれば、カード０の物理アドレス
空間にアドレスYoおよびYo＋Ｂの２語が登録される。
ドレス自動割付けの一例を示しており、実装されている
入出力カードの先頭カード（カード０）が２語構成の入
力で先頭アドレスYoとすれば、カード０の物理アドレス
空間にアドレスYoおよびYo＋Ｂの２語が登録される。
同様に次のカード（カード１）が出力で１語構成とする
と、その物理アドレス空間の先頭アドレスYo＋Ａが登録
される。さらに次のカード（カード２）が出力で４語構
成とすると、Yo＋2A,Yo＋2A＋B,Yo＋2A＋2B,Yo＋2A＋3B
が順次登録され、これによって入出力カードの入出力種
別を含むアドレスの自動割付けが行われる。
と、その物理アドレス空間の先頭アドレスYo＋Ａが登録
される。さらに次のカード（カード２）が出力で４語構
成とすると、Yo＋2A,Yo＋2A＋B,Yo＋2A＋2B,Yo＋2A＋3B
が順次登録され、これによって入出力カードの入出力種
別を含むアドレスの自動割付けが行われる。
以上説明したように本発明によれば、各入出力カードに
カードの種別および構成語数の情報を付加し、CPU側の
アドレス加算回路を用いて各カードの物理アドレス空間
を演算によってあたえているので、簡単なハードウェア
により各入出力の物理アドレスおよび入出力情報を自動
的に決定でき、これによって能率的なプログラミングを
可能にすると共に誤った入出力処理を防止できる合理的
なプログラマブルコントローラ装置が得られる。
カードの種別および構成語数の情報を付加し、CPU側の
アドレス加算回路を用いて各カードの物理アドレス空間
を演算によってあたえているので、簡単なハードウェア
により各入出力の物理アドレスおよび入出力情報を自動
的に決定でき、これによって能率的なプログラミングを
可能にすると共に誤った入出力処理を防止できる合理的
なプログラマブルコントローラ装置が得られる。
第１図は本発明の一実施例を示す系統図、第２図は第１
図における入出力情報回路の詳細を示す回路図、第３図
はカードの物理アドレスの割付け状態の一例を示す図、
第４図は従来の入出力方法の一例を示す系統図である。 １……プログラミング装置 ２……CPU、３……情報メモリ ４……データメモリ、5,23……バッファ ６……入出力カード、７……入出力バス ８……内部バス、９……アドレス加算回路 11……入出力情報回路、12……CPU側装置 13……アドレスバス 15……ステータス／データ切換回路 17……データバス、18……データ切換回路 22……ステータス回路、24……外部回路
図における入出力情報回路の詳細を示す回路図、第３図
はカードの物理アドレスの割付け状態の一例を示す図、
第４図は従来の入出力方法の一例を示す系統図である。 １……プログラミング装置 ２……CPU、３……情報メモリ ４……データメモリ、5,23……バッファ ６……入出力カード、７……入出力バス ８……内部バス、９……アドレス加算回路 11……入出力情報回路、12……CPU側装置 13……アドレスバス 15……ステータス／データ切換回路 17……データバス、18……データ切換回路 22……ステータス回路、24……外部回路
Claims (1)
- 【請求項１】複数の入出力カードを有する複数の入出力
ユニットを用いてCPUとデータの入出力を行うプログラ
マブルコントローラ装置において、前記入出力カードに
当該入出力カードが入力か出力かを判別する種別情報お
よびデータを構成する語数からなる入出力情報を記憶す
る入出力情報回路を設けると共に前記入出力カードのデ
ータの先頭アドレスと前記入出力カードに記憶可能なデ
ータの最大語数と前記入出力ユニットの入出力カード数
以上の固定した物理アドレス空間を割り当て、前記CPU
側に前記先頭アドレスと前記データの最大語数及び前記
入出力ユニットの入出力カード数から前記入出力カード
の先頭アドレスを決定するアドレス加算回路を設け、前
記CPUが前記入出力カードの前記入出力情報を順次読み
出して前記データを構成する語数と前記データの最大語
数とから自動的に前記入出力カードのデータのアドレス
を割り付けるように構成したことを特徴とするプログラ
マブルコントローラ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010264A JPH0731523B2 (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010264A JPH0731523B2 (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169206A JPS62169206A (ja) | 1987-07-25 |
| JPH0731523B2 true JPH0731523B2 (ja) | 1995-04-10 |
Family
ID=11745452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010264A Expired - Lifetime JPH0731523B2 (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731523B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0168508U (ja) * | 1987-10-27 | 1989-05-02 | ||
| JPH07113845B2 (ja) * | 1988-06-09 | 1995-12-06 | 富士電機株式会社 | プログラマブルコントローラにおけるシステム構築方法 |
| JPH083732B2 (ja) * | 1988-12-01 | 1996-01-17 | 株式会社キーエンス | 入出力制御装置 |
| JPH06309011A (ja) * | 1993-04-08 | 1994-11-04 | Internatl Business Mach Corp <Ibm> | Ｆａシステムの生産セル制御装置 |
| JP2000187507A (ja) * | 1998-11-16 | 2000-07-04 | Denso Corp | プログラマブル論理制御装置システムとモジュ―ル番号割り当て方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197609A (en) * | 1981-05-29 | 1982-12-03 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS5883376A (ja) * | 1981-11-12 | 1983-05-19 | Mitsubishi Electric Corp | アドレス選択回路 |
| JPS58106608A (ja) * | 1981-12-18 | 1983-06-25 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラの入出力装置 |
| JPS6039163U (ja) * | 1983-08-26 | 1985-03-18 | 株式会社日立製作所 | 外部入出力装置 |
-
1986
- 1986-01-22 JP JP61010264A patent/JPH0731523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169206A (ja) | 1987-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |