JPH0496852A - バッファメモリ接続制御回路 - Google Patents
バッファメモリ接続制御回路Info
- Publication number
- JPH0496852A JPH0496852A JP21543690A JP21543690A JPH0496852A JP H0496852 A JPH0496852 A JP H0496852A JP 21543690 A JP21543690 A JP 21543690A JP 21543690 A JP21543690 A JP 21543690A JP H0496852 A JPH0496852 A JP H0496852A
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- Japan
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- buffer memory
- transfer
- transfer data
- data preparation
- circuit
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 171
- 230000010365 information processing Effects 0.000 claims 1
- 238000013507 mapping Methods 0.000 abstract description 3
- 238000006467 substitution reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファメモリ接続制御回路、特に、転送バッ
ファメモリの他に転送データ準備バッファメモリを設け
、転送バッファメモリと転送データ準備バッファメモリ
を置換することにより、バッファメモリ間のデータ転送
を不要とした制御回路に関する。
ファメモリの他に転送データ準備バッファメモリを設け
、転送バッファメモリと転送データ準備バッファメモリ
を置換することにより、バッファメモリ間のデータ転送
を不要とした制御回路に関する。
従来、この種のバッファメモリ間のデータ転送方式は、
マイクロプログラムによって転送データ準備バッファメ
モリ領域と、転送バッファメモリ領域の転送データを交
換する制御方式となっていた。
マイクロプログラムによって転送データ準備バッファメ
モリ領域と、転送バッファメモリ領域の転送データを交
換する制御方式となっていた。
上述した従来の技術は、中央処理装置から外部インタフ
ェース制御部へのデータ転送の場合、マイクロプログラ
ムの制御により、転送データ準備バッファメモリに転送
データを設定してから、転送バッファメモリへ転送デー
タを展開する。また、外部インタフェース制御部から中
央処理装置へのデータ転送の場合、マイクロプログラム
の制御により、転送バッファメモリから転送データ準備
バッファメモリに転送データを展開する方式となってい
るため、マイクロプログラムの制御によるために、正常
に転送データがバッファメモリに展開されているかの正
当性の確認を行わなければならず、また、バッファメモ
リにマイクロプログラムにより転送データを展開するた
めに多大な時間を費やすという欠点がある。
ェース制御部へのデータ転送の場合、マイクロプログラ
ムの制御により、転送データ準備バッファメモリに転送
データを設定してから、転送バッファメモリへ転送デー
タを展開する。また、外部インタフェース制御部から中
央処理装置へのデータ転送の場合、マイクロプログラム
の制御により、転送バッファメモリから転送データ準備
バッファメモリに転送データを展開する方式となってい
るため、マイクロプログラムの制御によるために、正常
に転送データがバッファメモリに展開されているかの正
当性の確認を行わなければならず、また、バッファメモ
リにマイクロプログラムにより転送データを展開するた
めに多大な時間を費やすという欠点がある。
本発明のバッファメモリ接続制御回路は、連続的にアド
レスマツピングされる多量のＲＡＭメモリ群において分
割された外部インタフェース制御部用の転送バッファメ
モリと、中央処理装置用の転送データ準備バッファメモ
リと、転送バ・ソファメモリに対する選択信号を中央処
理装置から送られるアドレス情報から生成する転送バッ
ファメモリ選択回路と、転送データ準備バッファに対す
る選択信号を中央処理装置から送られるアドレス情報か
ら生成する転送データ準備バッファメモリ選択回路と、
中央処理装置からの指示により転送バッファメモリと転
送データ準備バッファメモリとを入れ替え交換をするこ
とを指示するバッファメモリ群入れ替え指示回路と、バ
ッファメモリ群入れ替え指示回路の指示信号によって転
送データ準備バッファメモリと交換される転送バッファ
メモリに与えるべきメモリ選択回路を転送バッファメモ
リ選択回路あるいは転送データ準備バッファメモリ選択
回路のうちどちらのメモリ選択信号を使うかを切り分け
る転送バッファメモリ切り分け判定回路と、バッファメ
モリ群入れ替え指示回路の指示信号によって、転送バッ
ファメモリと交換される前記転送データ準備バッファメ
モリに与えるべきメモリ選択信号を転送バッファメモリ
選択回路あるいは転送データ準備バッファメモリ選択回
路のうちどちらのメモリ選択信号を使うかを切り分ける
転送データ準備バッファメモリ切り分け判定回路とを有
している。
レスマツピングされる多量のＲＡＭメモリ群において分
割された外部インタフェース制御部用の転送バッファメ
モリと、中央処理装置用の転送データ準備バッファメモ
リと、転送バ・ソファメモリに対する選択信号を中央処
理装置から送られるアドレス情報から生成する転送バッ
ファメモリ選択回路と、転送データ準備バッファに対す
る選択信号を中央処理装置から送られるアドレス情報か
ら生成する転送データ準備バッファメモリ選択回路と、
中央処理装置からの指示により転送バッファメモリと転
送データ準備バッファメモリとを入れ替え交換をするこ
とを指示するバッファメモリ群入れ替え指示回路と、バ
ッファメモリ群入れ替え指示回路の指示信号によって転
送データ準備バッファメモリと交換される転送バッファ
メモリに与えるべきメモリ選択回路を転送バッファメモ
リ選択回路あるいは転送データ準備バッファメモリ選択
回路のうちどちらのメモリ選択信号を使うかを切り分け
る転送バッファメモリ切り分け判定回路と、バッファメ
モリ群入れ替え指示回路の指示信号によって、転送バッ
ファメモリと交換される前記転送データ準備バッファメ
モリに与えるべきメモリ選択信号を転送バッファメモリ
選択回路あるいは転送データ準備バッファメモリ選択回
路のうちどちらのメモリ選択信号を使うかを切り分ける
転送データ準備バッファメモリ切り分け判定回路とを有
している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すプロ・ンク図、第２図
は第１図に示すバッファメモリ接続制御回路によるバッ
ファメモリ切り替え実行前／′実行後のメモリ構成状態
を示すメモリマツピング図である。
は第１図に示すバッファメモリ接続制御回路によるバッ
ファメモリ切り替え実行前／′実行後のメモリ構成状態
を示すメモリマツピング図である。
転送データ準備バッファメモリ（１）４−１、転送デー
タ準備バッファメモリ（２）４−２は外部インタフェー
ス制御部３を介して、外部装置との転送データの送受信
に際しての、中央処理装置１によって制御される転送デ
ータ用の準備バッファメモリとして、連続的にアドレス
マツピングされたバッファメモリてあり、転送バッファ
メモリ（１）５−１、転送バッファメモリ（２）５−２
は外部インタフェース制御部３を介して外部装置と転送
データの送受信を行うために、転送データ準備バッファ
メモリ（１）ｌ−１，転送データ準備バ、７フアメモリ
（２）ｌ−２とは排他的に連続的にアドレスマツピング
されたバッファメモリである。
タ準備バッファメモリ（２）４−２は外部インタフェー
ス制御部３を介して、外部装置との転送データの送受信
に際しての、中央処理装置１によって制御される転送デ
ータ用の準備バッファメモリとして、連続的にアドレス
マツピングされたバッファメモリてあり、転送バッファ
メモリ（１）５−１、転送バッファメモリ（２）５−２
は外部インタフェース制御部３を介して外部装置と転送
データの送受信を行うために、転送データ準備バッファ
メモリ（１）ｌ−１，転送データ準備バ、７フアメモリ
（２）ｌ−２とは排他的に連続的にアドレスマツピング
されたバッファメモリである。
中央処理装置１から内部バス２を介しての転送データ準
備バッファメモリ（１）４−１、転送データ準備バッフ
ァメモリ（２）４−２のバッファメモリアクセスにおい
て、転送データ準備バッファメモリ（１）４−１、転送
データ準備バッファメモリ（２）ｌ−２のどちらをアク
セスするかを、転送データ準備バッファメモリ選択回路
９はアドレス情報から選択決定する。
備バッファメモリ（１）４−１、転送データ準備バッフ
ァメモリ（２）４−２のバッファメモリアクセスにおい
て、転送データ準備バッファメモリ（１）４−１、転送
データ準備バッファメモリ（２）ｌ−２のどちらをアク
セスするかを、転送データ準備バッファメモリ選択回路
９はアドレス情報から選択決定する。
同様に、中央処理装置１からの内部バス２を介しての転
送バッファメモリ（１）５−１．転送バッファメモリ（
２）５−２のバッファメモリアクセスにおいて、転送バ
ッファメモリ（１）５−１、転送バッファメモリ（２＞
５−２のどちらをアクセスするかを、転送バッファメモ
リ選択回路１０はアドレス情報から選択決定する。
送バッファメモリ（１）５−１．転送バッファメモリ（
２）５−２のバッファメモリアクセスにおいて、転送バ
ッファメモリ（１）５−１、転送バッファメモリ（２＞
５−２のどちらをアクセスするかを、転送バッファメモ
リ選択回路１０はアドレス情報から選択決定する。
中央処理装置１は、転送データ準備バッファメモリ（１
）４１１、転送データ準備バッファメモリ（２）４−２
と転送バッファメモリ（１）５−１、転送バッファメモ
リ（２）５−２へのバッファメモリアクセスを切り換え
るとき、内部バス２を介してバッファメモリ群入れ替え
指示回路６ヘバツフアメモリ接続制御指示を送出する。
）４１１、転送データ準備バッファメモリ（２）４−２
と転送バッファメモリ（１）５−１、転送バッファメモ
リ（２）５−２へのバッファメモリアクセスを切り換え
るとき、内部バス２を介してバッファメモリ群入れ替え
指示回路６ヘバツフアメモリ接続制御指示を送出する。
バッファメモリ群入れ替え指示回路６は中央処理袋Ｗ１
の指示のもとに、転送データ準備バ・ソファメモリ切り
分け判定回路７と転送バ・ソファメモリ切り分け判定回
路８に、バッファメモリ入れ替え指示信号を送出する。
の指示のもとに、転送データ準備バ・ソファメモリ切り
分け判定回路７と転送バ・ソファメモリ切り分け判定回
路８に、バッファメモリ入れ替え指示信号を送出する。
転送データ準備バッファメモリ切り分け判定回路７は、
転送データ準備バッファメモリ選択回路９から送られて
くる転送データ準備バ・ソファメモリ（１，） ４−１
、転送データ準備ハ・ソファメモリ（２）４−２への
バッファメモリ選択信号か、転送バッファメモリ選択回
路１０から送られてくる転送バッファメモリ（１）５−
１．転送バ・ンファメモ！Ｊ（２）５−２へのバッファ
メモリ選択信号かを、バッファメモリ群入れ替え指示回
路６からのバッファメモリ入れ替え指示信号によって切
り替え、転送データ準備バッファメモリ（１）４−１、
転送データ準備バッファメモリ（２＞４−２ヘバツファ
メモリ選択信号を送出する。
転送データ準備バッファメモリ選択回路９から送られて
くる転送データ準備バ・ソファメモリ（１，） ４−１
、転送データ準備ハ・ソファメモリ（２）４−２への
バッファメモリ選択信号か、転送バッファメモリ選択回
路１０から送られてくる転送バッファメモリ（１）５−
１．転送バ・ンファメモ！Ｊ（２）５−２へのバッファ
メモリ選択信号かを、バッファメモリ群入れ替え指示回
路６からのバッファメモリ入れ替え指示信号によって切
り替え、転送データ準備バッファメモリ（１）４−１、
転送データ準備バッファメモリ（２＞４−２ヘバツファ
メモリ選択信号を送出する。
転送バッファメモリ切り分け判定回路８は、転送バッフ
ァメモリ選択回路１０から送られてくる転送バッファメ
モリ（１）５−１．転送バッファメモリ（２）５−２へ
のバッファメモリ選択信号か、転送データ準備バッファ
メモリ選択回路９から送られてくる転送データ準備バッ
ファメモリ（１）４−１、転送データ準備バッファメモ
リ（２）ｌ−２へのバッファメモリ選択信号かを、バッ
ファメモリ群入れ替え指示回路６がらのバッファメモリ
入れ替え指示信号によって切り替え、転送バッファメモ
リ（１）５−１、転送バッファメモリ（２）５２ヘバッ
ファ−メモリ選択信号を送出する９転送データ準備バツ
フアメモリ（１）４−１．転送データ準備バッファメモ
リ（２＞４−２及び転送バッファメモリ（１）５−１、
転送バッファメモリ（２）５−２へ与えるべきバッファ
メモリ選択信号を転送データ準備バッファメモリ切り分
け判定口ｌｉ！８７及び転送バッファメモリ切り分け判
定回路８によって排他的に入れ替えることにより、第２
図のように転送データ準備バッファメモリ（１）４−１
、転送データ準備バッファメモリ＜２）４．−２と転送
バッファメモリ（１）５−１、転送バッファメモリ（２
）５−２のアドレスマツピンクか切り替わり、バッファ
メモリの接続状態の切り替えを実現することか出来る。
ァメモリ選択回路１０から送られてくる転送バッファメ
モリ（１）５−１．転送バッファメモリ（２）５−２へ
のバッファメモリ選択信号か、転送データ準備バッファ
メモリ選択回路９から送られてくる転送データ準備バッ
ファメモリ（１）４−１、転送データ準備バッファメモ
リ（２）ｌ−２へのバッファメモリ選択信号かを、バッ
ファメモリ群入れ替え指示回路６がらのバッファメモリ
入れ替え指示信号によって切り替え、転送バッファメモ
リ（１）５−１、転送バッファメモリ（２）５２ヘバッ
ファ−メモリ選択信号を送出する９転送データ準備バツ
フアメモリ（１）４−１．転送データ準備バッファメモ
リ（２＞４−２及び転送バッファメモリ（１）５−１、
転送バッファメモリ（２）５−２へ与えるべきバッファ
メモリ選択信号を転送データ準備バッファメモリ切り分
け判定口ｌｉ！８７及び転送バッファメモリ切り分け判
定回路８によって排他的に入れ替えることにより、第２
図のように転送データ準備バッファメモリ（１）４−１
、転送データ準備バッファメモリ＜２）４．−２と転送
バッファメモリ（１）５−１、転送バッファメモリ（２
）５−２のアドレスマツピンクか切り替わり、バッファ
メモリの接続状態の切り替えを実現することか出来る。
以上説明したように本発明は、転送データ準備バッファ
メモリ領域を転送バッファメモリメモリ領域との接続方
式を切り換えることにより、転送データをバッファメモ
リへの展開後の転送データの正当性の確認が不要となる
と同時に、データの展開に費やす時間を大幅に短縮する
ことが出来る効果かある。
メモリ領域を転送バッファメモリメモリ領域との接続方
式を切り換えることにより、転送データをバッファメモ
リへの展開後の転送データの正当性の確認が不要となる
と同時に、データの展開に費やす時間を大幅に短縮する
ことが出来る効果かある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すバッファメモリ接続制御回路のバッファメ
モリ構成状態を示すメモリマツピング図である。 １・・・中央処理装置、２・・・内部バス、３・・・外
部インタフェース制御部、４−１・・・転送データ準備
バッファメモリ（１）、４−２・・・転送データ準備バ
ッファメモリ（２）、５−１・・・転送バッファメモリ
（１）、５−２・・・転送バッファメモリ（２） 、
６・・・バッファメモリ群入れ替え指示回路、７・・・
転送データ準備バッファメモリ切り分け判定回路、８・
・・転送バッファメモリ切り分け回路、９・・・転送デ
ータ準備バッファメモリ選択回路、１０・・・転送バッ
ファメモリ選択回路。
第１図に示すバッファメモリ接続制御回路のバッファメ
モリ構成状態を示すメモリマツピング図である。 １・・・中央処理装置、２・・・内部バス、３・・・外
部インタフェース制御部、４−１・・・転送データ準備
バッファメモリ（１）、４−２・・・転送データ準備バ
ッファメモリ（２）、５−１・・・転送バッファメモリ
（１）、５−２・・・転送バッファメモリ（２） 、
６・・・バッファメモリ群入れ替え指示回路、７・・・
転送データ準備バッファメモリ切り分け判定回路、８・
・・転送バッファメモリ切り分け回路、９・・・転送デ
ータ準備バッファメモリ選択回路、１０・・・転送バッ
ファメモリ選択回路。
Claims (1)
- 外部装置を制御する外部インタフェース制御部と、前記
外部インタフェース制御部を内部バスを介して制御する
中央処理装置を含む情報処理装置における前記外部イン
タフェース制御部と前記中央処理装置との間の大容量の
転送データの交換制御のバッファメモリ接続制御回路に
おいて、連続的にアドレスマッピングされる多量のＲＡ
Ｍメモリ群において分割された外部インタフェース制御
部用の転送バッファメモリと、中央処理装置用の転送デ
ータ準備バッファメモリと、前記転送バッファメモリに
対する選択信号を前記中央処理装置から送られるアドレ
ス情報から生成する転送バッファメモリ選択回路と、前
記転送データ準備バッファに対する選択信号を前記中央
処理装置から送られるアドレス情報から生成する転送デ
ータ準備バッファメモリ選択回路と、前記中央処理装置
からの指示により前記転送バッファメモリと前記転送デ
ータ準備バッファメモリとを入れ替え交換をすることを
指示するバッファメモリ群入れ替え指示回路と、前記バ
ッファメモリ群入れ替え指示回路の指示信号によって前
記転送データ準備バッファメモリと交換される前記転送
バッファメモリに与えるべきメモリ選択回路を前記転送
バッファメモリ選択回路あるいは前記転送データ準備バ
ッファメモリ選択回路のうちどちらのメモリ選択信号を
使うかを切り分ける転送バッファメモリ切り分け判定回
路と、前記バッファメモリ群入れ替え指示回路の指示信
号によって、前記転送バッファメモリと交換される前記
転送データ準備バッファメモリに与えるべきメモリ選択
信号を前記転送バッファメモリ選択回路あるいは前記転
送データ準備バッファメモリ選択回路のうちどちらのメ
モリ選択信号を使うかを切り分ける転送データ準備バッ
ファメモリ切り分け判定回路とを含むことを特徴とする
バッファメモリ接続制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21543690A JPH0496852A (ja) | 1990-08-15 | 1990-08-15 | バッファメモリ接続制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21543690A JPH0496852A (ja) | 1990-08-15 | 1990-08-15 | バッファメモリ接続制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496852A true JPH0496852A (ja) | 1992-03-30 |
Family
ID=16672317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21543690A Pending JPH0496852A (ja) | 1990-08-15 | 1990-08-15 | バッファメモリ接続制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496852A (ja) |
-
1990
- 1990-08-15 JP JP21543690A patent/JPH0496852A/ja active Pending
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