JPH0497532A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にメッキによ
って配線用の金属メッキ膜を形成する方法に関する。

〔従来の技術〕

従来、この種の金属メッキ膜を有する半導体装置の製造
方法では、下地配線形成終了後に、メッキの際に電流路
となる金属導電膜を形成し、下地配線と金属メッキ膜と
の密着力を強化するための密着用金属膜及びその上層に
下地金属膜と金属メッキ膜が反応することを防止するた
めのバリア用金属膜を形成し、その後フォトレジスト膜
をマスクとしてメッキを行うことによりバリア用金属膜
上に金属メッキ膜を形成し、次でフォトレジスト膜を剥
離した後、金属メッキ膜をマスクとして不要となった金
属導電膜の一部をエツチング除去し、各々の金属メッキ
膜を絶縁分離していた。

〔発明が解決しようとする課題〕

上述した従来の金属メッキ膜の製造方法は、メッキの際
のマスクとして金属メッキ膜の膜厚と同程度の膜厚であ
る単一のフォトレジスト膜を用いているため、基板面内
でのメッキ成長速度にばらつきが生じた場合などは、金
属メッキ膜はフォトレジスト膜より厚くなった部分で容
易に成長方向に対して垂直方向へも肥大してしまい、隣
接した金属メッキ膜が接触したり、あるいは、金属導電
膜を異方性ドライエツチングでエツチング除去する際に
その肥大部がマスクとなりエツチング残りが生じ、電気
的に短絡してしまうという問題点があった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、素子および下層配線
が形成された半導体基板に、メッキ用電流路となる導電
膜と密着用金属膜とバリア用金属膜からなる下地膜を形
成する工程と、下地膜を含む全面に第１のフォトレジス
ト膜を形成したのちパターニングし金属メッキ層形成領
域に第１の開口部を形成する工程と、全面にポリイミド
系樹脂膜を形成し前記第１の開口部を埋め込んだのちエ
ツチングし、前記第１のフォトレジスト膜の表面を露出
させると共に前記第１の開口部内のみにポリイミド系樹
脂膜を残す工程と、露出した前記第１のフォトレジスト
膜を含む全面に第２のフォトレジスト膜を形成したのち
パターニングし前記第１の開口部の上部に第１の開口部
より小さい第２の開口部を形成する工程と、前記第２の
開口部を有する第２のフォトレジスト膜をマスクとし前
記第１の開口部内のポリイミド系樹脂膜を除去し前記下
地膜を露出させる工程と、前記第１および第２のフォト
レジスト膜をマスクとしメッキ法により露出した前記下
地膜上に金属メッキ層を形成する工程とを含んで構成さ
れる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（、ａ）〜（ｅ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であり
、本発明をテープキャリア式集積回路の金メッキ配線に
適用した場合である。

先ず第１図（ａ＞のように、素子及び下層配線（図示せ
ず）を完成した後の半導体基板１の表面全体にメッキを
行う際の電流路となる金属導電膜として、膜厚的０．３
１μｍのチタン膜２を被着する０次でこのチタン膜２上
に、選択エツチング法又はリフトオフ法等でメッキの際
の下地バリア膜となる膜厚０，２μｍのチタン・白金ｐ
ＩＡ３を形成する。これは下地との密着強度を高めるた
めのチタン膜く膜厚Ｏ１１μｍ）と金の拡散を防止する
ための白金膜（膜厚０．１μｍ）の２層構造になってい
る。

次に第１図（ｂ）のように、常法のパターニングにより
第１の開口部６Ａ内にこのチタン・白金膜３を露呈させ
た第１のフォトレジストＭ４Ａを形成する。ここに第１
のフォトレジスト膜４Ａは、チタン・白金膜３を容易に
しかも安定性よく露呈できる様に比較的薄い膜厚（約３
．０μｍ）で塗布・形成する。次で、膜厚的８μｍのポ
リイミド樹脂を全面に塗布し第１の開口部６Ａ内を埋め
て基板表面を平坦化した後、エッチバック法により第１
のフォトレジストＭ４Ａの膜厚までポリイミド樹脂を均
一にエツチングし、第１のフォトレジスト膜４Ａの第１
の開口部６Ａ内のみにポリイミド樹脂膜５を残す。

次に第１図（ｃ）のように、常法によりパターニングし
て第２の開口部６Ｂを形成した膜厚３．０μｍの第２の
フォトレジスト膜４Ｂをマスクとしてポリイミド樹脂膜
５をヒドラジン系溶液で全てエツチング除去し、チタン
・白金膜３を露呈させる。ここで第２のフォトレジスト
膜４Ｂの第２の開口部６Ｂは、第１のフォトレジスト膜
４Ａの第１の開口部６Ａより小さくする。このためその
断面形状はオーバーハング状となってぃる。

次に第１図（ｄ）のように、半導体基板１を金メッキ液
中に浸漬し、チタン膜２を電流路としてメッキ装置側の
陽極電極板との間に電流を流してメッキを行うことによ
り、チタン・白金Ｍ３上に金メッキ層、即ち膜厚的５．
０μｍの金メッキ配８１７を形成する。この際、半導体
基板１内での金メッキ成長速度は均一ではないため局所
的に金メッキ膜厚が厚くなる領域が発生しやすい。しか
し、第１のフォトレジスト膜４Ａ及び第２のフォトレジ
スト膜４Ｂをメッキ時のマスクとしているため、金メッ
キ配線７は成長方向に対して垂直方向へ成長することは
なく、隣接した金メッキ配線が接触することはない。例
えば、従来の方法て本実施例と同様に３．０μｍ厚のフ
ォトレジストマスクで５．０μｍの金メッキ配線を形成
する場合、金メッキ配線の間隔は最低４．０μｍ以上必
要であるが、本実施例によれば１．０μｍの間隔があれ
ば充分である。また、第２のフォトレジスト膜４Ｂの第
２の開口部６Ｂは、第１のフォトレジスト膜４Ａの第１
の開口部６Ａより小さいため、パターニング時の位置ず
れによるメッキ領域の減少はなく一定であるため安定し
た金メッキが行える。

その後、第１図（ｅ）のように、第２のフォトレジスト
膜４Ｂ及び第１のフォトレジスト膜４Ａを順次除去した
後、金属導電膜であるチタン膜２をエツチング除去し各
々の金メッキ配線７を絶縁分離することより金メッキ配
線７を有する半導体装置が完成する。

このように第１の実施例によれば、第１及び第２のフォ
トレジスト膜をマスクとして金メッキを行っているので
、金メッキの成長速度が基板内で多少ばらついても、金
メッキ配線を信頼性よく安定して形成することができる
。ここで、メッキ時の電流路としてのチタン膜や、下地
バリア膜としてのチタン・白金膜には他の金属を使用し
てもよく、また金属メッキ配線としては、全以外の金属
も使用することができる。

第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための製造工程順に示した半導体チップの断面図であ
る。

ｔず第２図（ａ）のように、素子及び下層配線を完成し
た後の半導体基板２１の表面全体に、下地との密着力を
強化するための膜厚的０．５μｍのチタン膜２２を被着
する。次でこの上に下地と金メッキ配線が反応すること
を防止するための膜厚的０．１μｍの白金膜２３を被着
する。ここにチタン膜２２及び白金膜２３は基板表面全
体に被着しであるのでメッキを行う際の各金メッキ配線
間の電流路となる。さらにその上層に、メッキを行う際
のマスクの一部となる膜厚的３．０μｍの第１のポジ型
フォトレジスト膜２４Ａを形成したのちパターニングし
て、金メッキ配線を形成する領域に第１の開口部２６Ａ
を形成し白金膜２３の一部を露呈させる。

次に第２図（ｂ）のように、膜厚的８．０μｍのポリイ
ミド樹脂を塗布し第１の開口部２６Ａを埋めて基板表面
を平坦化した後、エッチバック法により第１のポジ型フ
ォトレジストＭ２４にの膜厚才でポリイミド樹脂膜を均
一にエツチングし、第１のポジ型フォトレジストＭ２４
Ａの第１の開口部２６Ａ内のみにポリイミド樹脂膜２５
を残す。

その後、第２図（ｃ）のように、常法によりパターニン
グした第２のポジ型フォトレジスト膜２４Ｂを形成する
。この時ポリイミド樹脂Ｉ！２５のポジ型フォトレジス
トの現象液に対する溶解性を利用して、第２のポジ型フ
ォトレジスト膜２４Ｂの第２の開口部２６Ｂを形成する
途中の現像工程で、ポリイミド樹脂膜２５も同時にエツ
チング除去して白金膜２３を露呈させる。また、ここで
第２のポジ型フォトレジスト膜２４Ｂの第２の開口部２
６Ｂは第１のポジ型フォトレジストＭ２４Ａの第１の開
口部２６Ａより小さく、その断面形状はオーバーハング
状となっている。

その後、第２図（ｄ）のように、半導体基板２１を金メ
ッキ液中に浸漬し、チタン膜２２及び白金膜２３を電流
路としてメッキ装置側の陽極電極板との間に電流を流し
てメッキを行うことにょリ、白金膜２３の露呈されてい
る領域に金メッキ層、即ち膜厚的５．Ｏ）、ｔｍの金メ
ッキ配線２７を形成する。ここで、第１の実施例と同様
に、金メッキ配線は成長方向に対して垂直方向へ成長す
ることはなく、金メッキ配線２７の配線間隔が縮まるこ
とはない。

その後、第２図（ｅ）のように、第２のポジ型フォトレ
ジストｌ１２４Ｂ及び第１のポジ型フォトレジスト膜２
４Ａを除去した後、アルゴンガスを用いた異方性ドライ
エツチングにより白金膜２３及びチタン膜２２を連続エ
ツチングし、各々の金メッキ配ｌ！２７を電気的に絶縁
分離することにより金メッキ配線２７を有する半導体装
置が完成する。この際、金メッキ配ｌＩ２７は成長方向
に対して垂直方向へ肥大していないので、導電膜である
白金膜２３及びチタン膜２２は異方性ドライエツチング
により金メッキ配線２７のパターン通りにエツチング除
去されるため隣接する金メ・ツキ配線２７が電気的に短
絡することはない。

本第２の実施例では、ポリイミド樹脂Ｍ２５の除去を第
２のポジ型フォトレジストＭ２４Ｂのパターニングと同
時に行えるので、第１の実施例に比ベニ程を少くできる
利点がある。

〔発明の効果〕

以上説明したように本発明は、メッキの際のマスクとし
て第１及び第２のフォトレジスト膜を用いているので、
金属メッキ膜の成長方向に対する垂直方向への肥大化を
抑えて、隣接した金属メッキ膜の接触、あるいはメッキ
の際の電流路である金属導電膜のエツチング残りによる
電気的な短絡を防止できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの断面図、第２図（
ａ）〜（ｅ）は本発明の第２の実施例を説明するための
工程順に示す半導体チップの断面図である。 １・・・半導体基板、２・・・チタン膜、３・・・チタ
ン・白金膜、４Ａ・・・第１のフォトレジスト膜、４Ｂ
・・・第２のフォトレジスト膜、５・・・ポリイミド樹
脂膜、６Ａ・・・第１の開口部、６Ｂ・・・第２の開口
部、７・・・金メッキ配線、２１・・・半導体基板、２
２・・・チタン膜、２３・・・白金膜、２４Ａ・・・第
１のポジ型フォトレジスト膜、２４Ｂ・・・第２のポジ
型フォトレジスト膜、２５・・・ポリイミド樹脂膜、２
６Ａ・・・第１の開口部、２６Ｂ・・・第２の開口部、
２７・・・金メッキ配線。

Claims (1)

【特許請求の範囲】
1. 　素子および下層配線が形成された半導体基板上に、メ
   ッキ用電流路となる導電膜と密着用金属膜とバリア用金
   属膜からなる下地膜を形成する工程と、下地膜を含む全
   面に第１のフォトレジスト膜を形成したのちパターニン
   グし金属メッキ層形成領域に第１の開口部を形成する工
   程と、全面にポリイミド系樹脂膜を形成し前記第１の開
   口部を埋め込んだのちエッチングし、前記第１のフォト
   レジスト膜の表面を露出させると共に前記第１の開口部
   内のみにポリイミド系樹脂膜を残す工程と、露出した前
   記第１のフォトレジスト膜を含む全面に第２のフォトレ
   ジスト膜を形成したのちパターニングし前記第１の開口
   部の上部に第１の開口部より小さい第２の開口部を形成
   する工程と、前記第２の開口部を有する第２のフォトレ
   ジスト膜をマスクとし前記第１の開口部内のポリイミド
   系樹脂膜を除去し前記下地膜を露出させる工程と、前記
   第１および第２のフォトレジスト膜をマスクとしメッキ
   法により露出した前記下地膜上に金属メッキ層を形成す
   る工程とを含むことを特徴とする半導体装置の製造方法
   。