JPH0497542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0497542A JPH0497542A JP21554990A JP21554990A JPH0497542A JP H0497542 A JPH0497542 A JP H0497542A JP 21554990 A JP21554990 A JP 21554990A JP 21554990 A JP21554990 A JP 21554990A JP H0497542 A JPH0497542 A JP H0497542A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に素子分離領
域の形成方法に関する。
域の形成方法に関する。
半導体基板表面に溝を形成し、酸化膜系の物質として例
えばＢ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓ
ｉｌｉｃａｔｅｇｌａｓｓ ）膜またはＰ Ｓ Ｇ （
ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ ｇｌａｓｓ）膜を
埋め込んで平坦な素子分離領域を形成するにはつぎの２
つの方法がある。
えばＢ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓ
ｉｌｉｃａｔｅｇｌａｓｓ ）膜またはＰ Ｓ Ｇ （
ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ ｇｌａｓｓ）膜を
埋め込んで平坦な素子分離領域を形成するにはつぎの２
つの方法がある。
はじめに第１の方法について、第６図（ａ）の平面図と
、そのＡ−Ｂ断面図である第４図＜ａ）〜（ｄ）とを参
照して説明する。
、そのＡ−Ｂ断面図である第４図＜ａ）〜（ｄ）とを参
照して説明する。
まず第４図（ａ）に示すように、半導体基板１の表面に
厚さ０．２〜０．５μｍの第１の酸化膜２を形成し、０
．６〜０．８μｍの幅で異方性エツチングして深さ１．
０μｍの溝を形成する。
厚さ０．２〜０．５μｍの第１の酸化膜２を形成し、０
．６〜０．８μｍの幅で異方性エツチングして深さ１．
０μｍの溝を形成する。
つぎに溝の底面および側面に第３の酸化膜１０を形成し
たのち、溝の底面に半導体基板と同一導電型の不純物を
イオン注入してチャネルストッパ４を形成する。つづい
てＣＶＤ法により溝の深さの１．５〜２．０倍の膜厚の
ＢＰＳＧＷＡＩＩを成長させる。
たのち、溝の底面に半導体基板と同一導電型の不純物を
イオン注入してチャネルストッパ４を形成する。つづい
てＣＶＤ法により溝の深さの１．５〜２．０倍の膜厚の
ＢＰＳＧＷＡＩＩを成長させる。
つぎに第４図（ｂ）に示すように、熱処理によってＢＰ
ＳＧ膜１０膜堰０ローさせて、溝にＢＰＳＧ膜１０膜堰
０込む、このとき溝が多く形成されている領域ではより
多くのＢＰＳＧ膜が溝に流れ込んで、半導体基板１表面
のＢＰＳＧ膜の膜厚が薄くなる。これに対して溝が形成
されていない領域ではＢＰＳＧ膜１１膜製１は成長時と
変らない。
ＳＧ膜１０膜堰０ローさせて、溝にＢＰＳＧ膜１０膜堰
０込む、このとき溝が多く形成されている領域ではより
多くのＢＰＳＧ膜が溝に流れ込んで、半導体基板１表面
のＢＰＳＧ膜の膜厚が薄くなる。これに対して溝が形成
されていない領域ではＢＰＳＧ膜１１膜製１は成長時と
変らない。
つぎに第４図（Ｃ）に示すように、平坦部のＢＰＳＧ膜
１１膜製１の酸化Ｍ２とをバッフアート弗酸を用いてエ
ツチングする。このときＢＰＳＧ膜１１膜製１濃度を高
くしておけば、第１の酸化膜２よりもエツチングレート
を遅くして、溝部のみにＢＰＳＧ膜１１膜製１ことがで
きる。しかし渭が多く形成されている領域ではＢＰＳＧ
膜１１膜製１でしまうのに対して、溝の密度が小さい領
域ではＢＰＳＧ膜１１膜製１した形になっている。
１１膜製１の酸化Ｍ２とをバッフアート弗酸を用いてエ
ツチングする。このときＢＰＳＧ膜１１膜製１濃度を高
くしておけば、第１の酸化膜２よりもエツチングレート
を遅くして、溝部のみにＢＰＳＧ膜１１膜製１ことがで
きる。しかし渭が多く形成されている領域ではＢＰＳＧ
膜１１膜製１でしまうのに対して、溝の密度が小さい領
域ではＢＰＳＧ膜１１膜製１した形になっている。
つぎに第４図（ｄ）に示すように、半導体基板１表面に
ゲート酸化膜１２を形成するにのとき突出したＢＰＳＧ
膜１１膜製１ローしても表面張力によって山形になるの
に対して、溝が密に形成された領域ではくぼみになる。
ゲート酸化膜１２を形成するにのとき突出したＢＰＳＧ
膜１１膜製１ローしても表面張力によって山形になるの
に対して、溝が密に形成された領域ではくぼみになる。
つぎに第２の方法について、第６図（ａ）の平面図と、
そのＡ−Ｂ断面図である第５図（ａ）〜（ｃ）とを参照
して説明する。
そのＡ−Ｂ断面図である第５図（ａ）〜（ｃ）とを参照
して説明する。
はじめに第５図（ａ）に示すように、半導体基板１の表
面に厚さ０．２〜０．５μｍ、深さ１μｍの第１の酸化
膜２を形成してから、厚さ１０００人のポリシリコンＭ
３を成長させる。
面に厚さ０．２〜０．５μｍ、深さ１μｍの第１の酸化
膜２を形成してから、厚さ１０００人のポリシリコンＭ
３を成長させる。
つぎに素子分離予定領域の第１の酸化膜２、ポリシリコ
ン膜３、半導体基板１表面をエツチングして幅０．５〜
０．８μｍの溝を形成する。
ン膜３、半導体基板１表面をエツチングして幅０．５〜
０．８μｍの溝を形成する。
つぎに渭の側面と底面とに厚さ２００〜５００人の第３
の酸化膜１０を形成する。
の酸化膜１０を形成する。
つぎに第５図（ｂ）に示すように、溝の底面に半導体基
板１と同一導電型の不純物をイオン注入して、チャネル
ストッパ４を形成したのち、ＳＯＧ膜を縁り返し塗布し
て溝を埋め込む、溝の幅が０．６〜０．７μｍで、深さ
が１．０μｍのとき、４〜６回ＳＯＧ膜を塗布する必要
がある。ここでは４回塗布してＳＯＧ膜６，７，９．１
３を形成した。
板１と同一導電型の不純物をイオン注入して、チャネル
ストッパ４を形成したのち、ＳＯＧ膜を縁り返し塗布し
て溝を埋め込む、溝の幅が０．６〜０．７μｍで、深さ
が１．０μｍのとき、４〜６回ＳＯＧ膜を塗布する必要
がある。ここでは４回塗布してＳＯＧ膜６，７，９．１
３を形成した。
つぎに第５図（Ｃ）に示すように、異方性エツチングに
よりポリシリコン３上のＳＯＧ膜１３゜９．７．６を除
去して、溝中のみにＳＯＧ膜を残してから、ポリシリコ
ン膜３を選択エツチングする。
よりポリシリコン３上のＳＯＧ膜１３゜９．７．６を除
去して、溝中のみにＳＯＧ膜を残してから、ポリシリコ
ン膜３を選択エツチングする。
第１のＣＶＤ法によりＢＰＳＧ膜を厚く成長させる方法
では、漠の密度が小さい領域では埋め込まれたＢＰＳＧ
膜が山のように盛り上がるのに対し、溝の密度が大きい
領域ではくぼみとなる。
では、漠の密度が小さい領域では埋め込まれたＢＰＳＧ
膜が山のように盛り上がるのに対し、溝の密度が大きい
領域ではくぼみとなる。
さらに第６図（ｂ）に示すように溝が交差したところで
は限られた体積のＢＰＳＧ膜６，７．９．１３が溝に吸
い込まれて深いくぼみが形成され、後続工程で形成され
るべきゲート電極や配線のパターニングに支障をきたす
。
は限られた体積のＢＰＳＧ膜６，７．９．１３が溝に吸
い込まれて深いくぼみが形成され、後続工程で形成され
るべきゲート電極や配線のパターニングに支障をきたす
。
またＢＰＳＧ膜をリフローし、溝を埋め込むためには９
５０℃以上の熱処理が必要である。この熱履歴によって
ＢＰＳＧ膜中の燐または硼素が溝の側面に形成された第
３の酸化膜を突き抜けて半導体基板に達して、サイドウ
オールチャネルを形成する恐れがある。
５０℃以上の熱処理が必要である。この熱履歴によって
ＢＰＳＧ膜中の燐または硼素が溝の側面に形成された第
３の酸化膜を突き抜けて半導体基板に達して、サイドウ
オールチャネルを形成する恐れがある。
一方、第２のＳＯＧ膜を繰り返し塗布する方法では、Ｓ
ＯＧ工程の回数だけ塗布および熱処理を行なう必要があ
り、工程数が増大して工期が長くなる。厚く塗布したＳ
ＯＧ＠は熱処理により収縮して、応力によるクラックを
生じることがある。
ＯＧ工程の回数だけ塗布および熱処理を行なう必要があ
り、工程数が増大して工期が長くなる。厚く塗布したＳ
ＯＧ＠は熱処理により収縮して、応力によるクラックを
生じることがある。
また第６図（Ｃ）に示すように、溝が交差したところで
はＳＯＧ膜が薄くなってくぼんでしまう。
はＳＯＧ膜が薄くなってくぼんでしまう。
さらにＳＯＧ膜を熱処理するときに渭の側面の酸化膜に
５ＯＧＩＩの燐または硼素が拡散して半導体基板中の渭
の側面にサイドウオールチャネルを形成する恐れがある
。
５ＯＧＩＩの燐または硼素が拡散して半導体基板中の渭
の側面にサイドウオールチャネルを形成する恐れがある
。
本発明の目的は厚い酸化ＣＶＤ膜と薄いＳＯＧ膜とを組
み合わせることにより、平坦性および耐クラツク性を向
上させ、サイドウオールチャネル形成を防止することに
ある。
み合わせることにより、平坦性および耐クラツク性を向
上させ、サイドウオールチャネル形成を防止することに
ある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の一主面に第１の酸化膜とポリシリコン膜とを順次成長
し、素子分離予定領域の前記ポリシリコン膜、前記第１
の酸化膜、前記半導体基板表面を選択エツチングして溝
を形成する工程と、前記半導体基板の前記溝の底面に一
導電型の不純物をイオン注入する工程と、ＣＶＤ法によ
り全面に第２の酸化膜を成長し、さらに第１のＳＯＧ膜
を塗布する工程と、異方性エツチングにより前記ポリシ
リコン膜上の前記第１のＳＯＧ膜と前記第２の酸化膜と
をエッチバックして、前記半導体基板表面の前記溝を前
記第１の酸化膜と前記第１のＳＯＧ膜とにより埋め込む
工程と、前記ポリシリコン膜を選択エツチングする工程
と、全面に第２のＳＯＧ膜を塗布して平坦化する工程と
からなる。
の一主面に第１の酸化膜とポリシリコン膜とを順次成長
し、素子分離予定領域の前記ポリシリコン膜、前記第１
の酸化膜、前記半導体基板表面を選択エツチングして溝
を形成する工程と、前記半導体基板の前記溝の底面に一
導電型の不純物をイオン注入する工程と、ＣＶＤ法によ
り全面に第２の酸化膜を成長し、さらに第１のＳＯＧ膜
を塗布する工程と、異方性エツチングにより前記ポリシ
リコン膜上の前記第１のＳＯＧ膜と前記第２の酸化膜と
をエッチバックして、前記半導体基板表面の前記溝を前
記第１の酸化膜と前記第１のＳＯＧ膜とにより埋め込む
工程と、前記ポリシリコン膜を選択エツチングする工程
と、全面に第２のＳＯＧ膜を塗布して平坦化する工程と
からなる。
本発明の第１の実施例について、第３図（ａ）の平面図
と、そのＡ−Ｂ断面図である第１図（ａ）〜（ｄ）とを
参照して説明する。
と、そのＡ−Ｂ断面図である第１図（ａ）〜（ｄ）とを
参照して説明する。
はじめに第１図（ａ）に示すように、半導体基板１の表
面に厚さ２０００人の第１の酸化膜２を形成してから、
厚さ１０００人のポリシリコン膜３を成長させる。素子
分離予定領域のポリシリコン膜３、第１の酸化［１２、
半導体基板１を選択エツチングして幅０．５〜０．８μ
ｍ、深さ１μｍの清を形成する。
面に厚さ２０００人の第１の酸化膜２を形成してから、
厚さ１０００人のポリシリコン膜３を成長させる。素子
分離予定領域のポリシリコン膜３、第１の酸化［１２、
半導体基板１を選択エツチングして幅０．５〜０．８μ
ｍ、深さ１μｍの清を形成する。
つぎに第１図（ｂ）に示すように、渭の底面に半導体基
板と同一導電型の不純物をイオン注入してチャネルスト
ッパ４を形成したのち、ＣＶＤ法〈例えば高温で成長さ
せる減圧ＣＶＤ法）によって、溝の幅の約半分（０，３
〜０．４μｍ）の膜厚の第２の酸化膜５を成長させる。
板と同一導電型の不純物をイオン注入してチャネルスト
ッパ４を形成したのち、ＣＶＤ法〈例えば高温で成長さ
せる減圧ＣＶＤ法）によって、溝の幅の約半分（０，３
〜０．４μｍ）の膜厚の第２の酸化膜５を成長させる。
つぎに第１のＳＯＧ膜６を塗布し、溝中に形成された第
２の酸化膜５の間に形成された隙間を埋める。このとき
溝中に形成された第２の酸化膜間の隙間は数百人と極め
て狭く、１回のＳＯＧｇ塗布でほぼ完全に埋め込むこと
ができる。つぎに９００℃以上の高温で熱処理を行なう
。
２の酸化膜５の間に形成された隙間を埋める。このとき
溝中に形成された第２の酸化膜間の隙間は数百人と極め
て狭く、１回のＳＯＧｇ塗布でほぼ完全に埋め込むこと
ができる。つぎに９００℃以上の高温で熱処理を行なう
。
つぎに第１図（Ｃ）に示すように、ポリシリコン膜３上
の第１のＳＯＧ膜６と第２の酸化膜５とを異方性エツチ
ングにより、選択的に除去する。
の第１のＳＯＧ膜６と第２の酸化膜５とを異方性エツチ
ングにより、選択的に除去する。
ポリシリコン膜３はエツチングのストッパとして設けら
れている。
れている。
つぎに第１図（ｄ）に示すように、ポリシリコン膜３を
選択エツチングし、段差を平坦化するための第２のＳＯ
Ｇ膜７を塗布し、再び９００℃以上の高温の熱処理を行
なう、−船釣に第１のＳＯＧ膜６の方が第２の酸化膜５
よりもエツチングレートが大きいため、第１のＳＯＧ膜
６がくぼんだ状態となっている。
選択エツチングし、段差を平坦化するための第２のＳＯ
Ｇ膜７を塗布し、再び９００℃以上の高温の熱処理を行
なう、−船釣に第１のＳＯＧ膜６の方が第２の酸化膜５
よりもエツチングレートが大きいため、第１のＳＯＧ膜
６がくぼんだ状態となっている。
このあとバッフアート弗酸（または異方性エツチングと
バッフアート弗酸との２段階エツチング）により、ゲー
ト酸化膜を形成すべき領域の第２のＳＯＧ膜７と第１の
酸化膜２とを選択エツチングしてから、ゲート酸化を行
なう。
バッフアート弗酸との２段階エツチング）により、ゲー
ト酸化膜を形成すべき領域の第２のＳＯＧ膜７と第１の
酸化膜２とを選択エツチングしてから、ゲート酸化を行
なう。
つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
はじめに第２図（ａ）に示すように、半導体基板１の表
面に第１の酸化膜２を形成してからポリシリコン膜３を
成長させる。素子分離予定領域のポリシリコン膜３、第
１の酸化膜２、半導体基板１を選択エツチングして幅０
．５〜０．８μｍ、深さ１μｍの溝を形成する。
面に第１の酸化膜２を形成してからポリシリコン膜３を
成長させる。素子分離予定領域のポリシリコン膜３、第
１の酸化膜２、半導体基板１を選択エツチングして幅０
．５〜０．８μｍ、深さ１μｍの溝を形成する。
つぎに溝の底面に半導体基板と同一導電型の不純物をイ
オン注入してチャネルストッパ４を形成したのち、ＣＶ
Ｄ法によって、渭の幅の約半分（０，３〜０．４μｍ）
の膜厚の第２の酸化膜５を成長させる。
オン注入してチャネルストッパ４を形成したのち、ＣＶ
Ｄ法によって、渭の幅の約半分（０，３〜０．４μｍ）
の膜厚の第２の酸化膜５を成長させる。
つぎにフォトレジスト８を塗布し、溝中に形成された第
２の酸化膜５の間に形成された隙間を埋める。
２の酸化膜５の間に形成された隙間を埋める。
つぎに第２図（ｂ）に示すように、ポリシリコン膜３上
のフォトレジスト８と第２の酸化膜５とを異方性エツチ
ングにより、選択的に除去する。
のフォトレジスト８と第２の酸化膜５とを異方性エツチ
ングにより、選択的に除去する。
つぎに溝中に残ったフォトレジスト８とエツチングのス
トッパとして設けられていたポリシリコンＭ３とを除去
する。
トッパとして設けられていたポリシリコンＭ３とを除去
する。
つぎに第２図（ｃ）に示すように、段差を平坦化するた
めの第３のＳＯＧ膜９を塗布することにより溝中に形成
されている第２の酸化膜５の隙間に第３のＳＯＧ膜９が
埋め込まれる。
めの第３のＳＯＧ膜９を塗布することにより溝中に形成
されている第２の酸化膜５の隙間に第３のＳＯＧ膜９が
埋め込まれる。
素子分離予定領域の溝中にＣＶＤ法による厚い酸化膜を
形成して溝の幅を狭め、ＳＯＧ膜で埋め込み平坦化する
のに要するＳＯＧ膜の体積を小さくしている。
形成して溝の幅を狭め、ＳＯＧ膜で埋め込み平坦化する
のに要するＳＯＧ膜の体積を小さくしている。
その結果ＳＯＧ膜の平坦性と耐クラツク性とが著しく向
上しな、特に溝が交差したパターン領域での平坦性をよ
り向上させることができた。
上しな、特に溝が交差したパターン領域での平坦性をよ
り向上させることができた。
また半導体基板中の溝の側面および底面に厚い酸化膜が
形成されているなめ、ＳＯＧ膜の熱処理時および後続の
トランジスタ形成工程において、ＳＯＧ膜中の隣町たは
硼素が側面の酸化膜を突き抜けて半導体基板に達し、サ
イドウオールチャネルを形成する恐れがなくなった。
形成されているなめ、ＳＯＧ膜の熱処理時および後続の
トランジスタ形成工程において、ＳＯＧ膜中の隣町たは
硼素が側面の酸化膜を突き抜けて半導体基板に達し、サ
イドウオールチャネルを形成する恐れがなくなった。
さらに第１のＳＯＧ膜と第２の酸化膜とをエツチングす
る工程において、ポリシリコン膜がストッパとなるので
、オーバーエツチングに対しても十分なマージンがある
。第２の９００ｍｍ布によって溝中の第２の酸化膜およ
び第１のＳＯＧ膜の上層に第２のＳＯＧ膜による平坦化
層が形成されるので、溝が密に形成されている領域にお
いても、溝がほとんど形成されていない領域においても
一様に平坦化されるという効果がある。
る工程において、ポリシリコン膜がストッパとなるので
、オーバーエツチングに対しても十分なマージンがある
。第２の９００ｍｍ布によって溝中の第２の酸化膜およ
び第１のＳＯＧ膜の上層に第２のＳＯＧ膜による平坦化
層が形成されるので、溝が密に形成されている領域にお
いても、溝がほとんど形成されていない領域においても
一様に平坦化されるという効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を示す断
面図、第２図＜ａ）〜（Ｃ）は本発明の第２の実施例を
示す断面図、第３図（ａ）は本発明の第１の実施例を示
す平面図、第３図（ｂ）は第３図（ａ＞のＣ＝’Ｄ断面
図、第４図（ａ）〜（ｄ）、第５図（ａ）〜（’ｃ ）
は従来技術による半導体装置の製造方法を示す断面図、
第６図（ａ）は従来技術による半導体装置の平面図、第
６図（ｂ）、（Ｃ）は第６図（ａ）のＣ−Ｄ断面図であ
る。 １・・・半導体基板、２・・・第１の酸化膜、３・・・
ポリシリコン膜、４・・・チャネルストッパ、５・・・
第２の酸化膜、６・・・第１のＳＯＧＭ、７・・・第２
のＳＯＧ農、８・・・フォトレジスト、９・・・第３の
ＳＯＧ農、１０・・・第３の酸化膜、１ｌ−ＢＰＳＧ＠
、１２−・・ゲート酸化膜、１３・・・第４のＳＯＧ農
。
面図、第２図＜ａ）〜（Ｃ）は本発明の第２の実施例を
示す断面図、第３図（ａ）は本発明の第１の実施例を示
す平面図、第３図（ｂ）は第３図（ａ＞のＣ＝’Ｄ断面
図、第４図（ａ）〜（ｄ）、第５図（ａ）〜（’ｃ ）
は従来技術による半導体装置の製造方法を示す断面図、
第６図（ａ）は従来技術による半導体装置の平面図、第
６図（ｂ）、（Ｃ）は第６図（ａ）のＣ−Ｄ断面図であ
る。 １・・・半導体基板、２・・・第１の酸化膜、３・・・
ポリシリコン膜、４・・・チャネルストッパ、５・・・
第２の酸化膜、６・・・第１のＳＯＧＭ、７・・・第２
のＳＯＧ農、８・・・フォトレジスト、９・・・第３の
ＳＯＧ農、１０・・・第３の酸化膜、１ｌ−ＢＰＳＧ＠
、１２−・・ゲート酸化膜、１３・・・第４のＳＯＧ農
。
Claims (1)
- 一導電型半導体基板の一主面に第１の酸化膜とポリシ
リコン膜とを順次成長し、素子分離予定領域の前記ポリ
シリコン膜、前記第１の酸化膜、前記半導体基板表面を
選択エッチングして溝を形成する工程と、前記半導体基
板の前記溝の底面に一導電型の不純物をイオン注入する
工程と、ＣＶＤ法により全面に第２の酸化膜を成長し、
さらに第１のＳＯＧ膜を塗布する工程と、異方性エッチ
ングにより前記ポリシリコン膜上の前記第１のＳＯＧ膜
と前記第２の酸化膜とをエッチバックして、前記半導体
基板表面の前記溝を前記第１の酸化膜と前記第１のＳＯ
Ｇ膜とにより埋め込む工程と、前記ポリシリコン膜を選
択エッチングする工程と、全面に第２のＳＯＧ膜を塗布
して平坦化する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554990A JPH0497542A (ja) | 1990-08-15 | 1990-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21554990A JPH0497542A (ja) | 1990-08-15 | 1990-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0497542A true JPH0497542A (ja) | 1992-03-30 |
Family
ID=16674273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21554990A Pending JPH0497542A (ja) | 1990-08-15 | 1990-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0497542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
-
1990
- 1990-08-15 JP JP21554990A patent/JPH0497542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079819A1 (ja) * | 2003-03-05 | 2004-09-16 | Az Electronic Materials (Japan) K.K. | トレンチ・アイソレーション構造の形成方法 |
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