JPH0499357A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0499357A JPH0499357A JP2217705A JP21770590A JPH0499357A JP H0499357 A JPH0499357 A JP H0499357A JP 2217705 A JP2217705 A JP 2217705A JP 21770590 A JP21770590 A JP 21770590A JP H0499357 A JPH0499357 A JP H0499357A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- integrated circuit
- bonding pads
- transistor cells
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に特性チエツク用ト
ランジスタを備える半導体集積回路に関する。
ランジスタを備える半導体集積回路に関する。
［従来の技術］
一般に半導体集積回路は、第３図に示すように、半導体
チップｌの中央領域にトランジスタ等の素子を配列した
内部領域２を配設するとともに、その周囲に入出力バッ
ファ３を配設しており、さらに入出力バッファ３には複
数個のボンディングパッド４を設けている。
チップｌの中央領域にトランジスタ等の素子を配列した
内部領域２を配設するとともに、その周囲に入出力バッ
ファ３を配設しており、さらに入出力バッファ３には複
数個のボンディングパッド４を設けている。
そして、内部領域２に形成したトランジスタ等の特性の
測定を行うために、半導体チップｌのコーナ部に、内部
領域２と同じ工程で製造したトランジスタセル６を形成
しておき、このトランジスタセル６に対して探針等を用
いて電気接続することで、該トランジスタセル６を通し
て内部領域２のトランジスタの特性測定を行っている。
測定を行うために、半導体チップｌのコーナ部に、内部
領域２と同じ工程で製造したトランジスタセル６を形成
しておき、このトランジスタセル６に対して探針等を用
いて電気接続することで、該トランジスタセル６を通し
て内部領域２のトランジスタの特性測定を行っている。
このような従来の半導体集積回路では、トランジスタの
特性を測定するために専用のトランジスタセル６を設け
ているが、このトランジスタセル６は内部領域２を構成
するトランジスタセルとは構造およびサイズが異なって
いるため、近似した測定結果は得られるものの、内部領
域を構成するトランジスタの特性を高精度に測定するこ
とができないという問題がある 本発明の目的は、内部領域を構成するトランジスタ等の
素子の特性を高精度に測定することを可能にした半導体
集積回路を提供することにある。
特性を測定するために専用のトランジスタセル６を設け
ているが、このトランジスタセル６は内部領域２を構成
するトランジスタセルとは構造およびサイズが異なって
いるため、近似した測定結果は得られるものの、内部領
域を構成するトランジスタの特性を高精度に測定するこ
とができないという問題がある 本発明の目的は、内部領域を構成するトランジスタ等の
素子の特性を高精度に測定することを可能にした半導体
集積回路を提供することにある。
本発明の半導体集積回路は、内部領域、入出力バッファ
、ボンディングパッドとを備える半導体集積回路におい
て、内部領域を構成するトランジスタ等の素子の一部を
前記ボンディングパッドに直接接続した構成とする。
、ボンディングパッドとを備える半導体集積回路におい
て、内部領域を構成するトランジスタ等の素子の一部を
前記ボンディングパッドに直接接続した構成とする。
本発明によれば、内部領域の素子を直接接続したボンデ
ィングパッドに探針を接触することで、内部領域の素子
の特性を直接測定することが可能となる。
ィングパッドに探針を接触することで、内部領域の素子
の特性を直接測定することが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１の実施例を示し、マスタースライ
ス方式の半導体集積回路の例を示している。同図におい
て、１は半導体チップであり、その中央領域にはＭＯ３
型電界効果トランジスタで構成される多数個のトランジ
スタセル２０を列状に配列した内部領域２を構成してい
る。また１、その周囲には多数個の入出力ハッフファ３
を配列し、かつ多数個のボンディングパッド４を配列し
ている。このとき、ボンディングパッド４と入出力パフ
ァ３はそれぞれ対応して設けられているが、そのうちの
一部は入出力バッファを設けずにボンディングパッドの
みを設けている。
ス方式の半導体集積回路の例を示している。同図におい
て、１は半導体チップであり、その中央領域にはＭＯ３
型電界効果トランジスタで構成される多数個のトランジ
スタセル２０を列状に配列した内部領域２を構成してい
る。また１、その周囲には多数個の入出力ハッフファ３
を配列し、かつ多数個のボンディングパッド４を配列し
ている。このとき、ボンディングパッド４と入出力パフ
ァ３はそれぞれ対応して設けられているが、そのうちの
一部は入出力バッファを設けずにボンディングパッドの
みを設けている。
この半導体チップでは、後工程において内部領域２の任
意のトランジスタセルと入出力ハツファ３との間に任意
の配線を施すことで、任意の機能を有する回路を得るこ
とができることは言うまでもない。そして、この場合、
使用しないトランジスタセル２１，２２は前記入出力バ
ッファ３に対応させていないボンディングパッド４１〜
４３゜４４〜４６に対してそれぞれ直接に電気接続して
いる。なお、５１．５２はゲート保護用抵抗である。
意のトランジスタセルと入出力ハツファ３との間に任意
の配線を施すことで、任意の機能を有する回路を得るこ
とができることは言うまでもない。そして、この場合、
使用しないトランジスタセル２１，２２は前記入出力バ
ッファ３に対応させていないボンディングパッド４１〜
４３゜４４〜４６に対してそれぞれ直接に電気接続して
いる。なお、５１．５２はゲート保護用抵抗である。
このような構成とすれば、ボンディングパッド４１〜４
３．４４〜４６に探針を電気接触させることで、トラン
ジスタセル２１，２２に通電を行い、該トランジスタセ
ル２１，２２の特性を測定することが可能となる。した
がって、内部領域２を構成するトランジスタセルの特性
を直接測定することができ、全く同一に製造されている
他のトランジスタセル２０の特性を高精度に測定するこ
とが可能となる。
３．４４〜４６に探針を電気接触させることで、トラン
ジスタセル２１，２２に通電を行い、該トランジスタセ
ル２１，２２の特性を測定することが可能となる。した
がって、内部領域２を構成するトランジスタセルの特性
を直接測定することができ、全く同一に製造されている
他のトランジスタセル２０の特性を高精度に測定するこ
とが可能となる。
第２図は本発明の第２の実施例を示しており、ここでは
ポリセル型スタンダードセル方式の半導体集積回路に適
用した場合を示している。
ポリセル型スタンダードセル方式の半導体集積回路に適
用した場合を示している。
この実施例では、内部領域２を構成するポリセル列２０
′に内蔵されているトランジスタのうち、使用しないト
ランジスタ２１’、２２’をそれぞれ直接ボンディング
パッド４１〜４３．４４〜４６に電気接続し、かつこの
ボンディングパッド４１〜４３．４４〜４６に対して通
電を行うことで、ポリセル列２０′中のトランジスタの
特性を高精度に行うことができる。
′に内蔵されているトランジスタのうち、使用しないト
ランジスタ２１’、２２’をそれぞれ直接ボンディング
パッド４１〜４３．４４〜４６に電気接続し、かつこの
ボンディングパッド４１〜４３．４４〜４６に対して通
電を行うことで、ポリセル列２０′中のトランジスタの
特性を高精度に行うことができる。
なお、トランジスタ２１’、２２’のゲートには保護用
抵抗５１．５２を挿入する。
抵抗５１．５２を挿入する。
ここで、前記実施例は内部領域をＭＯ３型電界効果トラ
ンジスタで構成した場合を説明したが、ダイオード、バ
イポーラトランジスタ等の素子の場合にも本発明を同様
に適用することができる。
ンジスタで構成した場合を説明したが、ダイオード、バ
イポーラトランジスタ等の素子の場合にも本発明を同様
に適用することができる。
以上説明したように本発明は、内部領域の素子の一部を
ボンディングパッドに直接接続しているので、このボン
ディングパッドに探針を接触することで、内部領域の素
子の特性を直接測定し、高精度な測定が実現できる効果
がある。
ボンディングパッドに直接接続しているので、このボン
ディングパッドに探針を接触することで、内部領域の素
子の特性を直接測定し、高精度な測定が実現できる効果
がある。
第１図は本発明の第１実施例の半導体チップの平面図、
第２図は本発明の第２実施例の半導体チップの平面図、
第３図は従来の半導体チップの平面図である。 １・・・半導体チップ、２・・・内部領域、３・・・入
出力回路、４・・・ボンディングパッド、６・・・トラ
ンジスタセル、２０・・・トランジスタセル、２０′・
・・ポリセル列、２１． ２２・・・トランジスタセル
、２１’ ２２’・・・トランジスタ、４１〜４６・
・・ボンディングパッド、５１．５２・・・保護抵抗。 第２ 図
第２図は本発明の第２実施例の半導体チップの平面図、
第３図は従来の半導体チップの平面図である。 １・・・半導体チップ、２・・・内部領域、３・・・入
出力回路、４・・・ボンディングパッド、６・・・トラ
ンジスタセル、２０・・・トランジスタセル、２０′・
・・ポリセル列、２１． ２２・・・トランジスタセル
、２１’ ２２’・・・トランジスタ、４１〜４６・
・・ボンディングパッド、５１．５２・・・保護抵抗。 第２ 図
Claims (1)
- １、トランジスタ等の素子で構成される内部領域と、こ
の内部領域の周囲に配設した入出力バッファと、この入
出力バッファに対応して設けたボンディングパッドとを
備える半導体集積回路において、前記素子の一部を前記
ボンディングパッドに直接接続したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217705A JPH0499357A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217705A JPH0499357A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499357A true JPH0499357A (ja) | 1992-03-31 |
Family
ID=16708447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217705A Pending JPH0499357A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499357A (ja) |
-
1990
- 1990-08-18 JP JP2217705A patent/JPH0499357A/ja active Pending
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