JPS6388856A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6388856A JPS6388856A JP61234846A JP23484686A JPS6388856A JP S6388856 A JPS6388856 A JP S6388856A JP 61234846 A JP61234846 A JP 61234846A JP 23484686 A JP23484686 A JP 23484686A JP S6388856 A JPS6388856 A JP S6388856A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置特にバイポーラトランジスタとＣＭ
ＯＳトランジスタを組み込んだ、いわゆるＢｉ−ＣＭＯ
ＳＩＣの製造方法に関するものである。
ＯＳトランジスタを組み込んだ、いわゆるＢｉ−ＣＭＯ
ＳＩＣの製造方法に関するものである。
近年、バイポーラトランジスタとＣＭＯＳトランジスタ
を同一基板上に形成して、それぞれのデバイスの持つ特
長を活かしたＢｉ−ＣＭＯＳＩＣが種々提案されている
。そのＢｉ−ＣＭＯＳＩＣの素子構造の一例を第２図に
示して説明する。第２図において、２１はｐ型基板、２
２はｎ生型埋込層、２３はｎ−エピタキシャル（以下、
エビと略称する）層、２４はｐ＋分離層、２５はｎ＋コ
レクタ引出層、２６はフィールド酸化膜、２７Ｆｉｐ−
型アイランドである。また、２８．２９はそれぞれＮＰ
Ｎ トランジスタＱ１のベースとエミッタ、３０はｐ（
チャネル）ＭＯＳトランジスタＱ２のゲートとしてのポ
リシリコン、３０１は同じ＜、（チャネル）ＭＯＳトラ
ンジスタＱ３のポリシリコン、３１は９ＭＯ８トランジ
スタＱ２のソース、ドレイン、３２はｎＭＯｓトランジ
スタＱ３のソース、ドレイン、３３はＡｔ（アルミ）配
線、３４はｐ＋チャネルカット層、３５はゲート酸化膜
、３６は絶縁保護層としてのＰＳＧ膜である。
を同一基板上に形成して、それぞれのデバイスの持つ特
長を活かしたＢｉ−ＣＭＯＳＩＣが種々提案されている
。そのＢｉ−ＣＭＯＳＩＣの素子構造の一例を第２図に
示して説明する。第２図において、２１はｐ型基板、２
２はｎ生型埋込層、２３はｎ−エピタキシャル（以下、
エビと略称する）層、２４はｐ＋分離層、２５はｎ＋コ
レクタ引出層、２６はフィールド酸化膜、２７Ｆｉｐ−
型アイランドである。また、２８．２９はそれぞれＮＰ
Ｎ トランジスタＱ１のベースとエミッタ、３０はｐ（
チャネル）ＭＯＳトランジスタＱ２のゲートとしてのポ
リシリコン、３０１は同じ＜、（チャネル）ＭＯＳトラ
ンジスタＱ３のポリシリコン、３１は９ＭＯ８トランジ
スタＱ２のソース、ドレイン、３２はｎＭＯｓトランジ
スタＱ３のソース、ドレイン、３３はＡｔ（アルミ）配
線、３４はｐ＋チャネルカット層、３５はゲート酸化膜
、３６は絶縁保護層としてのＰＳＧ膜である。
次に、上記Ｂ ｉ −０ＭＯ３構造の製造方法につきそ
の概要を第３図を参照して述べる。まず、第３図（＆）
においてｐ型基板２１上に高濃度の埋込拡散によりｎ十
型埋込層２２を形成するとともに、ｎ−エビ層２３をエ
ピタキシャル成長にて形成する。
の概要を第３図を参照して述べる。まず、第３図（＆）
においてｐ型基板２１上に高濃度の埋込拡散によりｎ十
型埋込層２２を形成するとともに、ｎ−エビ層２３をエ
ピタキシャル成長にて形成する。
次いでこの表面を酸化したのち、Ｂ＋（ホウ素）をイオ
ン注入してｐ−アイランド２７を形成する（同図（ｂ）
参照）。次に、第３図（ｂ）に示すように、ｐ十分離層
２４を形成し、さらにｎ＋コレクタ引出層２５を形成し
た後、選択酸化法によりフィールド酸化膜２６を形成す
ると同時に、ｐ＋チャネルカット層３４を形成する。
ン注入してｐ−アイランド２７を形成する（同図（ｂ）
参照）。次に、第３図（ｂ）に示すように、ｐ十分離層
２４を形成し、さらにｎ＋コレクタ引出層２５を形成し
た後、選択酸化法によりフィールド酸化膜２６を形成す
ると同時に、ｐ＋チャネルカット層３４を形成する。
次いで、第３図（Ｃ）に示すように、ｎ−エビ層２３表
面の酸化膜を一度剥離した後、ゲート酸化膜３６を形成
し、ｎＭＯＳトランジスタＱ３のゲート部にＢ＋をイオ
ン注入してチャネルドープを行う。しかる後、ポリシリ
コンをＣＶＤ法によりブポジットし、パターニングをし
て９ＭＯ８およびｎＭＯ８トランジスタＱ２ 、Ｑ３の
ポリシリコンゲート３０，３（ｈを形成する。次に、Ｂ
＋をイオン注入することにより、ＮＰＮ トランジスタ
Ｑ１のベース２８とｐＭＯＳトランジスタＱ２のソース
、ドレイン３１を同時に形成する。
面の酸化膜を一度剥離した後、ゲート酸化膜３６を形成
し、ｎＭＯＳトランジスタＱ３のゲート部にＢ＋をイオ
ン注入してチャネルドープを行う。しかる後、ポリシリ
コンをＣＶＤ法によりブポジットし、パターニングをし
て９ＭＯ８およびｎＭＯ８トランジスタＱ２ 、Ｑ３の
ポリシリコンゲート３０，３（ｈを形成する。次に、Ｂ
＋をイオン注入することにより、ＮＰＮ トランジスタ
Ｑ１のベース２８とｐＭＯＳトランジスタＱ２のソース
、ドレイン３１を同時に形成する。
次いで、第３図（ｄ）に示すように、ＮＰＮ トランジ
スタＱ１のエミッタ部およびｎＭＯ８トランジスタＱ３
のソース、ドレイン領域上に開孔部を設け、Ａ＋＋”
（ヒ素）をイオン注入して、ＮＰＮトランジスタＱ１の
エミッタ２９とｎＭＯ８トランジスタＱ３のソース、ド
レイン３２を形成する。この後、ＰＳＧ膜３６をデポジ
ットするとともに、所定箇所にコンタクトホールを形成
して、Ａｔ配線３３を施すととＫより、第２図に示す構
造の旧−ＣＭＯＳＩＣが完成する。
スタＱ１のエミッタ部およびｎＭＯ８トランジスタＱ３
のソース、ドレイン領域上に開孔部を設け、Ａ＋＋”
（ヒ素）をイオン注入して、ＮＰＮトランジスタＱ１の
エミッタ２９とｎＭＯ８トランジスタＱ３のソース、ド
レイン３２を形成する。この後、ＰＳＧ膜３６をデポジ
ットするとともに、所定箇所にコンタクトホールを形成
して、Ａｔ配線３３を施すととＫより、第２図に示す構
造の旧−ＣＭＯＳＩＣが完成する。
しかし、このようにして製造された従来のＢｉ−ＣＭＯ
ＳＩＣは、単にバイポーラデバイス構造とＣＭＯＳデバ
イス構造とを合体させているために、それぞれのトラン
ジスタ特性は所望の特性が得られるが、工程数が多く、
冗長過ぎて生産性が劣るという問題点があった。
ＳＩＣは、単にバイポーラデバイス構造とＣＭＯＳデバ
イス構造とを合体させているために、それぞれのトラン
ジスタ特性は所望の特性が得られるが、工程数が多く、
冗長過ぎて生産性が劣るという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、工程数が簡略化でき、かつそれぞれのトランジ
スタ特性を劣化させることなく作製できるＢｉ−ＣＭＯ
ＳＩＣの製造方法を提供することを目的とする。
もので、工程数が簡略化でき、かつそれぞれのトランジ
スタ特性を劣化させることなく作製できるＢｉ−ＣＭＯ
ＳＩＣの製造方法を提供することを目的とする。
すなわち、本発明は、一導電型の基板に、バイポーラト
ランジスタと導電型の異なる第１．第２のＭＯＳトラン
ジスタからなるＣＭＯＳトランジスタを組み込むＢｉ−
ＣＭＯＳ構造の半導体装置の製造方法において、前記一
導電型基板上に他の導電型拡散を行い、バイポーラトラ
ンジスタのコレクタ層および第１のＭＯＳトランジスタ
のアイランド領域を形成する工程と、前記基板の選択酸
化を行ったのち、その下部の所定箇所に一導電型拡散層
を選択的に形成する工程と、前記コレクタ層中の一部に
、他の導電型拡散を行い高濃度コレクタ領域を形成する
工程と、前記コレクタ層内のベースを形成すべき中央付
近に一導電型の高濃度でかつそのベースより拡散深さの
深い拡散領域を形成する工程と、前記基板上のアイラン
ド領域およびそれに隣接する領域表面にそれぞれ第１．
第２のＭＯＳトランジスタのゲートを形成する工程と、
前記アイランド領域内の中央付近に形成された前記一導
電型の拡散領域にバイポーラトランジスタのベースを形
成すると同時に、前記第１のＭＯＳトランジスタのゲー
トをマスクにしてソース、ドレインを形成する工程と、
前記ベース領域にエミッタを形成すると同時に、前記第
２のＭＯＳ トランジスタのゲートをマスクにしてソー
ス、ドレインを形成する工程とを具備することを特徴と
するものである。
ランジスタと導電型の異なる第１．第２のＭＯＳトラン
ジスタからなるＣＭＯＳトランジスタを組み込むＢｉ−
ＣＭＯＳ構造の半導体装置の製造方法において、前記一
導電型基板上に他の導電型拡散を行い、バイポーラトラ
ンジスタのコレクタ層および第１のＭＯＳトランジスタ
のアイランド領域を形成する工程と、前記基板の選択酸
化を行ったのち、その下部の所定箇所に一導電型拡散層
を選択的に形成する工程と、前記コレクタ層中の一部に
、他の導電型拡散を行い高濃度コレクタ領域を形成する
工程と、前記コレクタ層内のベースを形成すべき中央付
近に一導電型の高濃度でかつそのベースより拡散深さの
深い拡散領域を形成する工程と、前記基板上のアイラン
ド領域およびそれに隣接する領域表面にそれぞれ第１．
第２のＭＯＳトランジスタのゲートを形成する工程と、
前記アイランド領域内の中央付近に形成された前記一導
電型の拡散領域にバイポーラトランジスタのベースを形
成すると同時に、前記第１のＭＯＳトランジスタのゲー
トをマスクにしてソース、ドレインを形成する工程と、
前記ベース領域にエミッタを形成すると同時に、前記第
２のＭＯＳ トランジスタのゲートをマスクにしてソー
ス、ドレインを形成する工程とを具備することを特徴と
するものである。
したがって、本発明においては、エビ層および埋込拡散
層を省くことができるとともに、Ｂｉ−ＣＭＯＳ構造中
のバイポーラトランジスタを構成するベースの中央部に
低抵抗層を設けて、そのベース抵抗成分を下げつつエミ
ッターコレクタ対向長を長くとる構造にすることにより
、埋込拡散層の欠落によるバイポーラトランジスタの飽
和抵抗の増加を防止し、かつ出力電流を大きくして、バ
イポーラトランジスタの特性劣化を抑えることができる
。
層を省くことができるとともに、Ｂｉ−ＣＭＯＳ構造中
のバイポーラトランジスタを構成するベースの中央部に
低抵抗層を設けて、そのベース抵抗成分を下げつつエミ
ッターコレクタ対向長を長くとる構造にすることにより
、埋込拡散層の欠落によるバイポーラトランジスタの飽
和抵抗の増加を防止し、かつ出力電流を大きくして、バ
イポーラトランジスタの特性劣化を抑えることができる
。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図（ａ）ないしく１）は本発明による８１−ＣＭＯ
８ＩＣの製造方法の一実施例を示す工程断面図である。
８ＩＣの製造方法の一実施例を示す工程断面図である。
まず、第１図（、）において、ｐ−型基板１を酸化した
うえ、その基板１上にリンや）を注入してＮＰＮ トラ
ンジスタＱ１のコレクタ領域２と同時に、ｐＭＯＳトラ
ンジスタＱ２部のｎ−型アイランド２１を形成する。次
に、この基板１上に、第１図（ｂ）に示すように、フィ
ールド酸化膜４を形成するとともに、窒化膜３をデポジ
ットしてパターニングした後、ボロン（Ｂ＋）をイオン
注入しｐ＋アイソレーション領域５を作る。そして、こ
れと同時にルジストをマスクにリン（Ｐ＋）を注入して
ｎ＋アイソレーション領域６を形成する。この時、ＮＰ
Ｎ）ランジス２９１部のベース周辺にもｐ十領域５１を
同時に形成する。なお、ｎ＋アイソレーション領域６は
形成しなくてもよい。その場合は、ｐ＋アイソレーショ
／領域５はｎ＋アイソレーション領域６部には形成され
ないようにする。そして、アイソレーションのアニール
と同時に選択酸化を行う。
うえ、その基板１上にリンや）を注入してＮＰＮ トラ
ンジスタＱ１のコレクタ領域２と同時に、ｐＭＯＳトラ
ンジスタＱ２部のｎ−型アイランド２１を形成する。次
に、この基板１上に、第１図（ｂ）に示すように、フィ
ールド酸化膜４を形成するとともに、窒化膜３をデポジ
ットしてパターニングした後、ボロン（Ｂ＋）をイオン
注入しｐ＋アイソレーション領域５を作る。そして、こ
れと同時にルジストをマスクにリン（Ｐ＋）を注入して
ｎ＋アイソレーション領域６を形成する。この時、ＮＰ
Ｎ）ランジス２９１部のベース周辺にもｐ十領域５１を
同時に形成する。なお、ｎ＋アイソレーション領域６は
形成しなくてもよい。その場合は、ｐ＋アイソレーショ
／領域５はｎ＋アイソレーション領域６部には形成され
ないようにする。そして、アイソレーションのアニール
と同時に選択酸化を行う。
次いで、第１図（ｃ）に示すように、ＮＰＮ トランジ
スタＱ１のコレクタ部の窒化膜３を除去し、注入または
拡散により高濃度のｎ十領域Ｔを形成する。
スタＱ１のコレクタ部の窒化膜３を除去し、注入または
拡散により高濃度のｎ十領域Ｔを形成する。
次に、第１図（ｄ）に示すように、窒化膜３を全面除去
シ、ＮＰＮトランジスタＱ１のベース中央にｐ生理８を
低抵抗ベース層としてイオン注入によ多形成する。この
とき、その順序は逆でもよいが、基板１上の薄い酸化膜
のみを除去し、再び酸化してゲート酸化膜１０を形成し
たうえ、さらにチャネルドープを、ボロンをイオン注入
して行いチャネルドープ領域９を形成する。
シ、ＮＰＮトランジスタＱ１のベース中央にｐ生理８を
低抵抗ベース層としてイオン注入によ多形成する。この
とき、その順序は逆でもよいが、基板１上の薄い酸化膜
のみを除去し、再び酸化してゲート酸化膜１０を形成し
たうえ、さらにチャネルドープを、ボロンをイオン注入
して行いチャネルドープ領域９を形成する。
次に、第１図（、）に示すように、ポリシリコンをＣＶ
Ｄ法によりブポジットするとともに、リンを拡散して低
抵抗化した後、パターニングを行って２ＭＯ８およびｎ
ＭＯ８トランジスタＱ２ 、Ａ３のゲート１１を形成す
る。次いで、第１図（ｆ）に示すように、ＮＰＮ トラ
ンジスタＱ１のベース１２およびｐＭＯｓトランジスタ
Ｑ２のｐ＋ソース、ドレイン１３を形成するために、ボ
ロンをイオン注入したうえ、アニールする。このとき、
前記ベース１２とｐ＋十層１ とは接触するかまたはＮ
ＰＮ トランジスタＱ。
Ｄ法によりブポジットするとともに、リンを拡散して低
抵抗化した後、パターニングを行って２ＭＯ８およびｎ
ＭＯ８トランジスタＱ２ 、Ａ３のゲート１１を形成す
る。次いで、第１図（ｆ）に示すように、ＮＰＮ トラ
ンジスタＱ１のベース１２およびｐＭＯｓトランジスタ
Ｑ２のｐ＋ソース、ドレイン１３を形成するために、ボ
ロンをイオン注入したうえ、アニールする。このとき、
前記ベース１２とｐ＋十層１ とは接触するかまたはＮ
ＰＮ トランジスタＱ。
の使用電圧によりコレクタ側へ伸びる空乏層よりも小さ
い程度に離れていることが、ＮＰＮトランジスタＱ１の
耐圧向上のため望ましい。
い程度に離れていることが、ＮＰＮトランジスタＱ１の
耐圧向上のため望ましい。
次に、第１図０）に示すように、ＮＰＮトランジスタＱ
１のエミッタ、コレクタ部およびｎＭＯ８トランジスタ
Ｑ３のソース、ドレイン上の酸化膜４を開孔したうえ、
Ａｓ中をイオン注入してアニールし、ＮＰＮ トランジ
スタＱ１のエミッタ１７．コレクタ部１８と同時に、ｎ
ＭＯ８トランジスタＱ３のｎ＋ソース、ドレイン１６を
形成する。このとき、前記エミッタの開孔部１４の大き
さは、フィールド酸化Ｍ４で決定される大きさにするこ
とが望ましい。
１のエミッタ、コレクタ部およびｎＭＯ８トランジスタ
Ｑ３のソース、ドレイン上の酸化膜４を開孔したうえ、
Ａｓ中をイオン注入してアニールし、ＮＰＮ トランジ
スタＱ１のエミッタ１７．コレクタ部１８と同時に、ｎ
ＭＯ８トランジスタＱ３のｎ＋ソース、ドレイン１６を
形成する。このとき、前記エミッタの開孔部１４の大き
さは、フィールド酸化Ｍ４で決定される大きさにするこ
とが望ましい。
その時は、前述したごとくベース１２とｐ生理５１との
関係は必須となる。つまシ、フィールド酸化膜４とベー
ス１２の接する部分が最も耐圧上弱く、それをｐ生理５
Ｉで補強することが必要だからである。
関係は必須となる。つまシ、フィールド酸化膜４とベー
ス１２の接する部分が最も耐圧上弱く、それをｐ生理５
Ｉで補強することが必要だからである。
しかる後、第１図色）に示すように、ＰＳＧ膜」９をデ
ポジットして各々の所定部分にコンタクトホールをあけ
たうえ、Ａ４配線２０を施すことにより、第１図（ｉ）
に示すごとく、ＮＰＮ トランジスタＱ１と９ＭＯ８ト
ランジスタＱ２ 、 ｎＭＯ８トランジスタＱ３から
なるＣＭＯ８トランジスタを同一基板上に組み込んだＢ
ｉ−ＣＭＯＳＩＣを作製することができる。
ポジットして各々の所定部分にコンタクトホールをあけ
たうえ、Ａ４配線２０を施すことにより、第１図（ｉ）
に示すごとく、ＮＰＮ トランジスタＱ１と９ＭＯ８ト
ランジスタＱ２ 、 ｎＭＯ８トランジスタＱ３から
なるＣＭＯ８トランジスタを同一基板上に組み込んだＢ
ｉ−ＣＭＯＳＩＣを作製することができる。
このようにして製造された本発明のＢｉ −ＣＭＯＳＩ
Ｃによると、エビ層および埋込拡散層を省略できるので
、工程の簡略化をはかることができる。
Ｃによると、エビ層および埋込拡散層を省略できるので
、工程の簡略化をはかることができる。
また、従来のＢｉ−ＣＭＯＳ構造中のバイポーラトラン
ジスタの構造を改め、そのベース中央部に高濃度拡散層
からなる低抵抗層を設け、このベース抵抗成分を下げて
エミッターコレクタ対向長を長くとる構造とすることに
より、前記エビ層、埋込拡散層の欠落によ多発生するバ
イポーラトランジスタの特性劣化を解消することができ
る。すなわち、ＮＰＮ トランジスタＱ１は、ｐ−型基
板１上に形成されたｎ型拡散層からなるコレクタ領域２
と、このコレクタ領域２に含まれ、かつ相対する位置に
形成された濃度の高いＰ十領域５１と、その２つのｐ十
領域５１にはさまれた位置に形成されたベース１２と、
該ベース領域１２のほぼ中央に形成された高濃度でかつ
当該ベース１２より拡散深さの深いｐ十層８と、前記ベ
ース領域１２に含まれて該ベースと自己整合的に形成さ
れたエミッタ１Ｔとからなる構造とすることにより、ダ
ブルエミッタ、ダブルコレクタと同等のトランジスタ構
造となシ、ｎ十埋込拡散層が欠落することによるＮＰＮ
トランジスタＱ１の飽和抵抗の増加を防止し、しかも
大きな出力電流を取シ出すことができる利点を奏する。
ジスタの構造を改め、そのベース中央部に高濃度拡散層
からなる低抵抗層を設け、このベース抵抗成分を下げて
エミッターコレクタ対向長を長くとる構造とすることに
より、前記エビ層、埋込拡散層の欠落によ多発生するバ
イポーラトランジスタの特性劣化を解消することができ
る。すなわち、ＮＰＮ トランジスタＱ１は、ｐ−型基
板１上に形成されたｎ型拡散層からなるコレクタ領域２
と、このコレクタ領域２に含まれ、かつ相対する位置に
形成された濃度の高いＰ十領域５１と、その２つのｐ十
領域５１にはさまれた位置に形成されたベース１２と、
該ベース領域１２のほぼ中央に形成された高濃度でかつ
当該ベース１２より拡散深さの深いｐ十層８と、前記ベ
ース領域１２に含まれて該ベースと自己整合的に形成さ
れたエミッタ１Ｔとからなる構造とすることにより、ダ
ブルエミッタ、ダブルコレクタと同等のトランジスタ構
造となシ、ｎ十埋込拡散層が欠落することによるＮＰＮ
トランジスタＱ１の飽和抵抗の増加を防止し、しかも
大きな出力電流を取シ出すことができる利点を奏する。
なお、上記実施例では、第１図（ｆ）の工程においてＮ
ＰＮ トランジスタＱ１のベースおよび９ＭＯ８トラン
ジスタＱ２のソース、ドレインを形成するのに、ボロン
を注入した後アニールを施したが、このボロン注人後の
アニールは省いてもよい。この場合は、ｐＭＯＳトラン
ジスタＱ２のチャネル長を短くする利点があげられるが
、ＮＰＮトランジスタＱ、のベース１２のｘｊが浅ぐな
シ、フィールド酸化膜厚、２４層５１のボロンドーズ量
とｘＢベース１２ （９ＭＯ８トランジスタＱ２のソー
ス、ドレイン）のボロンドーズ量、ＡＩｌ十注入後のア
ニール条件等のパラメータを考慮して選ぶ必要がある。
ＰＮ トランジスタＱ１のベースおよび９ＭＯ８トラン
ジスタＱ２のソース、ドレインを形成するのに、ボロン
を注入した後アニールを施したが、このボロン注人後の
アニールは省いてもよい。この場合は、ｐＭＯＳトラン
ジスタＱ２のチャネル長を短くする利点があげられるが
、ＮＰＮトランジスタＱ、のベース１２のｘｊが浅ぐな
シ、フィールド酸化膜厚、２４層５１のボロンドーズ量
とｘＢベース１２ （９ＭＯ８トランジスタＱ２のソー
ス、ドレイン）のボロンドーズ量、ＡＩｌ十注入後のア
ニール条件等のパラメータを考慮して選ぶ必要がある。
以上のように本発明によるときは、埋込拡散およびエビ
成長を省くことにより、生産性の高い安価なりｌ−ＣＭ
ＯＳＩＣを作ることができ、しかも出力電流の高いバイ
ポーラトランジスタを組み込むことにより、特性の良好
なりｉ−ＣＭＯＳＩＣが得られる効果がある。
成長を省くことにより、生産性の高い安価なりｌ−ＣＭ
ＯＳＩＣを作ることができ、しかも出力電流の高いバイ
ポーラトランジスタを組み込むことにより、特性の良好
なりｉ−ＣＭＯＳＩＣが得られる効果がある。
第１図は本発明によるＢｉ−ＣＭＯＳＩＣの製造方法の
一実施例を示す工程断面図、第２図、第３図はそれぞれ
従来のＢｉ−ＣＭＯ８構造を示す断面図およびその概略
工程断面図である。 １・・・・ｐ−型基板、２・・・・コレクタ領域、２１
・拳φ・ｎ−型アイランド、４・・・・フィールド酸
化膜、５・・・・ｐ＋アイソレーション領域、５１ ａ
拳・拳ｐ十領域、６・・・・ｎ＋アイソレーション領域
、Ｔ・・・・ｎ十領域、８・・・・ｐ土層（低抵抗ベー
ス層）、１０・・・・ゲート酸化膜、１１・・・・ゲー
ト、１２・・・・ベース、１３・・・−ｐ＋ｆｆｉのソ
ース、ドレイン、１６・・ｍｅｎ＋型のソース、ドレイ
ン、１７・・・・エミッタ、１Ｂ・・・・コレクタ部、
１９・・・・ＰＳＧ膜、２０・・・・Ａｔ配線、Ｑｌ・
・・・ＮＰＮ トランジスタ、Ｑ２ ・・・・９ＭＯ
ｓトランジスタ、Ｑ３ ・・・・ｎＭＯ８トランジスタ
。
一実施例を示す工程断面図、第２図、第３図はそれぞれ
従来のＢｉ−ＣＭＯ８構造を示す断面図およびその概略
工程断面図である。 １・・・・ｐ−型基板、２・・・・コレクタ領域、２１
・拳φ・ｎ−型アイランド、４・・・・フィールド酸
化膜、５・・・・ｐ＋アイソレーション領域、５１ ａ
拳・拳ｐ十領域、６・・・・ｎ＋アイソレーション領域
、Ｔ・・・・ｎ十領域、８・・・・ｐ土層（低抵抗ベー
ス層）、１０・・・・ゲート酸化膜、１１・・・・ゲー
ト、１２・・・・ベース、１３・・・−ｐ＋ｆｆｉのソ
ース、ドレイン、１６・・ｍｅｎ＋型のソース、ドレイ
ン、１７・・・・エミッタ、１Ｂ・・・・コレクタ部、
１９・・・・ＰＳＧ膜、２０・・・・Ａｔ配線、Ｑｌ・
・・・ＮＰＮ トランジスタ、Ｑ２ ・・・・９ＭＯ
ｓトランジスタ、Ｑ３ ・・・・ｎＭＯ８トランジスタ
。
Claims (1)
- 一導電型の基板に、バイポーラトランジスタと導電型の
異なる第１、第２のＭＯＳトランジスタからなるＣＭＯ
Ｓトランジスタを組み込むＢｉ−ＣＭＯＳ構造の半導体
装置の製造方法において、前記一導電型基板上に他の導
電型拡散を行い、バイポーラトランジスタのコレクタ層
および第１のＭＯＳトランジスタのアイランド領域を形
成する工程と、前記基板の選択酸化を行つたのち、その
下部の所定箇所に一導電型拡散層を選択的に形成する工
程と、前記コレクタ層中の一部に、他の導電型拡散を行
い高濃度コレクタ領域を形成する工程と、前記コレクタ
層内のベースを形成すべき中央付近に一導電型の高濃度
でかつそのベースより拡散深さの深い拡散領域を形成す
る工程と、前記基板上のアイランド領域およびそれに隣
接する領域表面にそれぞれ第１、第２のＭＯＳトランジ
スタのゲートを形成する工程と、前記アイランド領域内
の中央付近に形成された前記一導電型の拡散領域にバイ
ポーラトランジスタのベースを形成すると同時に、前記
第１のＭＯＳトランジスタのゲートをマスクにしてソー
ス、ドレインを形成する工程と、前記ベース領域にエミ
ッタを形成すると同時に、前記第２のＭＯＳトランジス
タのゲートをマスクにしてソース、ドレインを形成する
工程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234846A JPS6388856A (ja) | 1986-10-01 | 1986-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234846A JPS6388856A (ja) | 1986-10-01 | 1986-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388856A true JPS6388856A (ja) | 1988-04-19 |
Family
ID=16977277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234846A Pending JPS6388856A (ja) | 1986-10-01 | 1986-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388856A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111366A (ja) * | 1987-10-26 | 1989-04-28 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0677875A1 (en) * | 1994-04-13 | 1995-10-18 | Winbond Electronics Corporation | A CMOS compatible lateral bipolar transistor |
| US5546345A (en) * | 1994-11-24 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bipolar transistor |
| US5751053A (en) * | 1994-06-21 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor and method of manufacturing the same |
-
1986
- 1986-10-01 JP JP61234846A patent/JPS6388856A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111366A (ja) * | 1987-10-26 | 1989-04-28 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0677875A1 (en) * | 1994-04-13 | 1995-10-18 | Winbond Electronics Corporation | A CMOS compatible lateral bipolar transistor |
| US5670822A (en) * | 1994-04-13 | 1997-09-23 | Winbond Electronics Corporation | CMOS process compatible self-alignment lateral bipolar junction transistor |
| US5751053A (en) * | 1994-06-21 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor and method of manufacturing the same |
| US5546345A (en) * | 1994-11-24 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bipolar transistor |
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