JPH05100955A - キヤツシユメモリの制御方式 - Google Patents

Abstract

(57)【要約】 【目的】キャッシュメモリのデータ記憶方式に関し、少
ない記憶容量で効率的にプロセッサの処理待ち時間を短
縮できるようにすることを目的とする。 【構成】キャッシュメモリコントローラ４は、プロセッ
サ１と、メインメモリ２およびキャッシュメモリ３の間
に介在して、メインメモリ２内の命令またはデータのキ
ャッシュメモリ３への登録を制御し、プロセッサ１から
の読み出し要求があったとき、読み出し要求に対応する
命令またはデータがキャッシュメモリ３内に登録されて
いるか否かに応じて、これをキャッシュメモリ３または
メインメモリ２から読み出してプロセッサ１に返送す
る。このようなキャッシュメモリ制御方式において、プ
ロセッサ１の読み出し要求がプログラム上において命令
の連続性が失われている箇所に対応するものであるとき
の、この読み出し要求に対応する命令またはデータのみ
をキャッシュメモリ３内に登録することで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリにお
けるデータの記憶方式に関し、特に少ない記憶容量で効
率的にその機能を発揮することができる、キャッシュメ
モリの制御方式に関するものである。

【０００２】プロセッサの処理能力を向上させるための
技術として、種々の方式が提案され実行されているが、
その一つに、キャッシュメモリを用いる方法がある。

【０００３】キャッシュメモリは、主記憶装置（メイン
メモリ）とプロセッサとの間の動作速度差を調整するた
めに用いられる小容量の高速記憶装置であって、これに
使用頻度の高いメインメモリの内容の一部（命令および
データ）をメインメモリから写しとっておき、プロセッ
サがまずこれにアクセスすることによって、プロセッサ
からみたメインメモリの見かけの動作速度を速くして、
プロセッサの処理待ち時間を短縮し、プロセッサの高速
動作を妨げないようにする機能を有するものである。

【０００４】このようなキャッシュメモリにおけるデー
タの記憶方式は、少ない記憶容量で効率的にプロセッサ
の処理待ち時間を短縮することが可能なものであること
が要望される。

【０００５】

【従来の技術】図５は、従来のキャッシュメモリの制御
方式を示したものであって、１１はプロセッサを示し、
１２はメインメモリ、１３はキャッシュメモリである。
また１４はプロセッサ１１とメインメモリ１２およびキ
ャッシュメモリ１３の間に介在して、それぞれのメモリ
からの命令およびデータの読み出しと、キャッシュメモ
リ１３におけるメインメモリ１２の内容の記憶を制御す
るキャッシュメモリコントローラである。

【０００６】図５の構成における各部の動作は、次のよ
うにして行なわれる。 プロセッサ１１は、キャッシュメモリコントローラ
１４に対して、制御線を介して命令またはデータの読み
出し要求を出力し、アドレスバスを介してその命令また
はデータのアドレス（メインメモリのアドレス）指示を
出力する。

【０００７】 キャッシュメモリコントローラ１４
は、これを受信して、キャッシュメモリ１３に対して、
制御線を介して読み出しのメモリ制御信号を出力し、ア
ドレスバスを介してアドレスを出力する。この場合のア
ドレスは、メインメモリ１２に対するアドレスと一定の
相関関係を有し、例えばメインメモリのアドレスの一部
を使用する等、一定の変形を施されている。

【０００８】 キャッシュメモリ１３は要求された命
令またはデータを登録していれば、これを出力するの
で、キャッシュメモリコントローラ１４は、その内容を
チェックする。この場合のチェックは、例えば、キャッ
シュメモリ１３内の命令またはデータに付加されてい
る、メインメモリ１２のアドレスに対応して登録された
ことを示す確認情報（タグデータ）をチェックすること
によって行なわれる。

【０００９】 キャッシュメモリ１３内に、要求され
たメインメモリのコピーがないときは、キャッシュメモ
リコントローラ１４は、メインメモリ１２に対して、制
御線を介して読み出し要求を出力し、アドレスバスを介
して、メインメモリのアドレスを出力する。

【００１０】 メインメモリ１２は、要求された命令
またはデータをキャッシュメモリコントローラ１４へ返
送する。

【００１１】 キャッシュメモリコントローラ１４
は、受信した命令またはデータをプロセッサ１１へ返送
すると同時に、制御線を介して書き込みのメモリ制御信
号を出力することによって、この命令またはデータをキ
ャッシュメモリ１３に書き込む。

【００１２】このように、従来のキャッシュメモリの使
用方法としては、プロセッサが一度読み込んだすべての
命令およびデータのコピーをキャッシュメモリに記憶す
る方法が一般に用いられている。

【００１３】

【発明が解決しようとする課題】キャッシュメモリにお
いては、プロセッサがキャッシュメモリにアクセスした
とき、所望の命令またはデータがキャッシュメモリ内に
あって、直ちに読み出すことができた（ヒットした）場
合は、プロセッサの処理待ち時間を短縮することができ
るが、所望の命令またはデータがキャッシュメモリ内に
なかったときは、改めてメインメモリにアクセスしなけ
ればならず、所望の命令またはデータを読み出すまで
に、余分な時間が必要になる。

【００１４】そこで、キャッシュメモリにおけるミスヒ
ットを少なくすることが必要になるが、従来の方式で
は、キャッシュメモリに対する、ミスヒットの確率を小
さくするために、キャッシュメモリとメインメモリとの
マッピング方式を工夫したり、またはキャッシュメモリ
の容量を増加させることによって、できるだけ多くのメ
インメモリのコピーを、キャッシュメモリ内に持たせる
ようにして対応している。

【００１５】一方、プロセッサの処理方式としては、一
つの命令の処理終了時、次の命令の処理に移行する形態
が一般に用いられている。この場合、メインメモリとプ
ロセッサ間のデータ通信速度が、プロセッサにおける命
令処理速度とほぼ同じか、またはプロセッサの命令処理
速度より早い場合には、プロセッサはキャッシュメモリ
がなくても、十分、満足できる処理能力を得ることがで
きる。

【００１６】しかしながら、従来のキャッシュメモリの
記憶方式は、前述のように、プロセッサが一度読み込ん
だすべての命令およびデータのコピーを記憶するもので
あり、従って、無駄の多い方法であるということができ
る。

【００１７】プロセッサの処理能力が低下するのは、プ
ログラム上において、処理された命令と次の命令との間
に連続性がない（アドレスの番地が続いていない）場合
である。すなわち、ジャンプ命令または分岐命令と呼ば
れる命令が実行されたときに、メインメモリからジャン
プ先または分岐先の命令が読み出されてプロセッサに届
くまでに時間がかかる場合、すなわちメインメモリとプ
ロセッサ間の通信時間が長くなる場合に、このような処
理能力の低下が生じる。

【００１８】そこで、このようなメインメモリとプロセ
ッサ間の通信時間が長くなる場合にのみキャッシュメモ
リを使用することによって、少ない容量のキャッシュメ
モリを用いて、プロセッサの処理待ち時間を短縮して、
プロセッサの命令処理能力の低下を防止するようにする
ことが考えられるが、従来、このようなキャッシュメモ
リの使用方法は提案されていなかった。

【００１９】本発明はこのような従来技術の課題を解決
しようとするものであって、少ない容量のキャッシュメ
モリを用いて、メインメモリとプロセッサ間の通信時間
が長くなることを防止し、プロセッサの処理待ち時間を
短縮することができるキャッシュメモリの制御方式を提
供することを目的としている。

【００２０】

【課題を解決するための手段】本発明は、プロセッサ１
と、メインメモリ２およびキャッシュメモリ３の間に介
在して、メインメモリ２内の命令またはデータのキャッ
シュメモリ３への登録を制御するとともに、プロセッサ
１からの読み出し要求があったとき、この読み出し要求
に対応する命令またはデータのキャッシュメモリ３内に
おける登録の有無に応じて、これをキャッシュメモリ３
またはメインメモリ２から読み出してプロセッサ１に返
送するキャッシュメモリコントローラ４において、プロ
セッサ１の読み出し要求がプログラム上において命令の
連続性が失われている箇所に対応するものであるとき
の、この読み出し要求に対応する命令またはデータのみ
をキャッシュメモリ３内に登録するものである。

【００２１】また本発明はこのようなキャッシュメモリ
制御方式において、前回の読み出し要求時のアドレスに
＋１した値と、今回の読み出し要求時のアドレスとを比
較して不一致時、今回の読み出し要求がプログラム上に
おいて命令の連続性が失われている箇所に対応するもの
であることを判別する読み出し要求判別手段５を設けた
ものである。

【００２２】また本発明は、このようなキャッシュメモ
リコントローラ４において、プロセッサ１の読み出し要
求がプログラム上において命令の連続性が失われている
箇所に対応するものであることを記憶する読み出し要求
記憶手段５を備え、メインメモリ２からこのような読み
出し要求に対応する命令またはデータが読み出されたと
き、読み出し要求記憶手段５の記憶に基づいて、これを
キャッシュメモリ３内に登録するものである。

【００２３】

【作用】図１は、本発明の原理的構成を示したものであ
る。キャッシュメモリコントローラ４は、プロセッサ１
と、メインメモリ２およびキャッシュメモリ３の間に介
在するものであり、メインメモリ２内の命令またはデー
タのキャッシュメモリ３への登録を制御するとともに、
プロセッサ１からの読み出し要求があったとき、この読
み出し要求に対応する命令またはデータがキャッシュメ
モリ３内に登録されているときは、これをキャッシュメ
モリ３から読み出し、キャッシュメモリ３内に登録され
ていないときは、これをメインメモリ２から読み出して
プロセッサ１に返送する機能を行なう。

【００２４】このようなキャッシュメモリコントローラ
４において、プロセッサ１の読み出し要求がプログラム
上において命令の連続性が失われている箇所に対応する
ものであるときの、この読み出し要求に対応する命令ま
たはデータのみをキャッシュメモリ３内に登録するよう
にする。

【００２５】このように本発明のキャッシュメモリの制
御方式では、ジャンプ命令または分岐命令のように、プ
ロセッサの処理能力を低下させる上で影響が大きい、命
令の連続性を乱す読み出し要求に対応する命令またはデ
ータのみをキャッシュメモリに登録するので、少ない容
量のキャッシュメモリを用いて、効率的にプロセッサの
処理能力の低下を防止することができる。

【００２６】また、このようなキャッシュメモリの制御
方式において、読み出し要求判別手段５を設けて、前回
の読み出し要求時のアドレスに＋１した値と、今回の読
み出し要求時のアドレスとを比較して不一致時、今回の
読み出し要求がプログラム上において命令の連続性が失
われている箇所に対応するものであることを判別するこ
とによって、通常の読み出し要求と、ジャンプ命令また
は分岐命令のように、命令の連続性を乱す読み出し要求
とを区別して出力することができないプロセッサの場合
でも、命令の連続性を乱す読み出し要求に対応する命令
またはデータのみをキャッシュメモリに登録することが
できる。

【００２７】さらにこれらの場合に、キャッシュメモリ
コントローラ４に読み出し要求記憶手段５を設けて、プ
ロセッサ１の読み出し要求がプログラム上において命令
の連続性が失われている箇所に対応するものであること
を記憶し、この記憶結果に基づいて、メインメモリ２か
らこのような読み出し要求に対応する命令またはデータ
が読み出されたとき、これをキャッシュメモリ３内に登
録するようにすることによって、キャッシュメモリ内
に、命令の連続性を乱す読み出し要求に対応する命令ま
たはデータのみを登録することができる。

【００２８】

【実施例】図２は、本発明の一実施例の構成を示したも
のであって、図５におけると同じものを同じ番号で示し
ている。１１Ａは本発明の場合のプロセッサを示し、１
４Ａは本発明におけるキャッシュメモリコントローラで
ある。また、１５，１６はプロセッサ１１Ａとキャッシ
ュメモリコントローラ１４Ａとを接続する、それぞれ第
１および第２の制御線である。

【００２９】図２の構成における各部の動作は、次のよ
うにして行なわれる。 プロセッサ１１Ａは、キャッシュメモリコントロー
ラ１４Ａに対して、制御線を介して命令またはデータの
読み出し要求を出力し、アドレスバスを介してその命令
またはデータのアドレス（メインメモリのアドレス）指
示を出力する。この際、読み出し要求が通常の要求であ
れば、制御線１５を介して出力し、ジャンプ命令または
分岐命令によって発生した読み出し要求のときは、制御
線１６を介して出力する。

【００３０】 キャッシュメモリコントローラ１４Ａ
は、これを受信して、キャッシュメモリ１３に対して、
制御線を介して読み出しのメモリ制御信号を出力し、ア
ドレスバスを介してアドレスを出力する。この際、読み
出し要求が制御線１６を介して入力された、ジャンプ命
令または分岐命令によって発生した読み出し要求のとき
は、その旨を記憶する。

【００３１】 キャッシュメモリ１３は要求された命
令またはデータを登録していれば、これを出力するの
で、キャッシュメモリコントローラ１４Ａは、その内容
をチェックする。

【００３２】 キャッシュメモリ１３に、要求された
メインメモリのコピーがないときは、キャッシュメモリ
コントローラ１４Ａは、メインメモリ１２に対して、制
御線を介して読み出し要求を出力し、アドレスバスを介
して、メインメモリのアドレスを出力する。

【００３３】 メインメモリ１２は、要求された命令
またはデータをキャッシュメモリコントローラ１４Ａへ
返送する。

【００３４】 キャッシュメモリコントローラ１４Ａ
は、受信した命令またはデータをプロセッサ１１Ａへ返
送すると同時に、この命令またはデータがの段階で記
憶された、ジャンプ命令または分岐命令によって発生し
た読み出し要求に対応するものであったときは、制御線
を介して書き込みのメモリ制御信号を出力することによ
って、これをキャッシュメモリ１３に登録する。これ以
外の命令またはデータはキャッシュメモリ１３への登録
を行なわない。

【００３５】図３は、図２の実施例において使用するプ
ロセッサを示したものである。プロセッサ１１Ａは、命
令またはデータ読み出し要求を、通常の読み出し要求
と、ジャンプ命令または分岐命令によって発生した読み
出し要求とを、分けて出力することができ、これらの要
求は、それぞれ制御線１５と１６とを介して出力される
ことが示されている。

【００３６】図４は、本発明の他の実施例の構成を示し
たものであって、図２におけると同じものを同じ番号で
示している。１１は図５に示された従来方式の場合と同
様のプロセッサを示し、１７は読み出し要求を、通常の
読み出し要求と、ジャンプ命令または分岐命令に対応す
る読み出し要求とに分別する読み出し要求分別回路であ
る。

【００３７】読み出し要求分別回路１７において、２１
は入力データに対して＋１する＋１回路、２２は、入力
データを一時保持する保持回路であって、例えばフリッ
プフロップやラッチ回路によって構成される。２３は、
二入力を比較する比較回路、２４は、入力を二出力に切
り替えるセレクタである。

【００３８】プロセッサ１１から読み出し要求が発生し
たとき、読み出し要求分別回路１７では、＋１回路２１
でプロセッサ１１から出力されたアドレスの値に＋１し
て、保持回路２２に次の読み出し要求発生時まで保持す
る。次の読み出し要求発生時、比較回路２２は保持回路
２２に保持されたアドレスと、プロセッサ１１から出力
されたアドレスとを比較して、一致または不一致を示す
出力を発生する。セレクタ２４は、比較回路２２の出力
に応じて、プロセッサ１１からの読み出し要求を切り換
えて出力する。

【００３９】比較回路２３における一致時は、アドレス
が連続でありプログラム上における命令の連続性が失わ
れていないので、セレクタ２４からの出力は通常の読み
出し要求であって、制御線１５を介してキャッシュメモ
リコントローラ１４Ａに入力される。比較回路２３にお
ける不一致時は、アドレスが不連続でありプログラム上
における命令の連続性が失われているので、セレクタ２
４からの出力はジャンプ命令または分岐命令に対応する
読み出し要求であって、制御線１６を介してキャッシュ
メモリコントローラ１４Ａに入力される。

【００４０】従って図４に示された実施例によれば、命
令またはデータ読み出し要求を、通常の読み出し要求
と、ジャンプ命令または分岐命令に基づく読み出し要求
とに区別して出力することができないプロセッサ１１の
場合でも、キャッシュメモリコントローラ１４Ａは、図
２の実施例の場合と同様に動作して、プログラム上にお
ける命令の連続性を乱す読み出し要求に対応する命令ま
たはデータのみを、キャッシュメモリ１３に登録するこ
とができる。

【００４１】

【発明の効果】以上説明したように本発明によれば、プ
ロセッサの処理能力を低下させる上で影響が大きい、ジ
ャンプ命令または分岐命令のように、プログラム上にお
ける命令の連続性を乱す読み出し要求に対応する命令ま
たはデータのみをキャッシュメモリに登録するようにし
たので、少ない容量のキャッシュメモリを用いて、従来
のすべての命令またはデータを記憶する方式のキャッシ
ュメモリの場合と同等の、プロセッサ処理能力を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の一実施例の構成を示す図である。

【図３】図２の実施例において使用するプロセッサを示
す図である。

【図４】本発明の他の実施例の構成を示す図である。

【図５】従来のキャッシュメモリの制御方式を示す図で
ある。

【符号の説明】

１ プロセッサ ２ メインメモリ ３ キャッシュメモリ ４ キャッシュメモリコントローラ ５ 読み出し要求判別手段 ６ 読み出し要求記憶手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（１）と、メインメモリ
   （２）およびキャッシュメモリ（３）の間に介在して、
   メインメモリ（２）内の命令またはデータのキャッシュ
   メモリ（３）への登録を制御するとともに、プロセッサ
   （１）からの読み出し要求があったとき、該読み出し要
   求に対応する命令またはデータのキャッシュメモリ
   （３）内における登録の有無に応じて、これをキャッシ
   ュメモリ（３）またはメインメモリ（２）から読み出し
   てプロセッサ（１）に返送するキャッシュメモリコント
   ローラ（４）において、プロセッサ（１）の読み出し要
   求がプログラム上において命令の連続性が失われている
   箇所に対応するものであるときの、該読み出し要求に対
   応する命令またはデータのみをキャッシュメモリ（３）
   内に登録するようにしたことを特徴とするキャッシュメ
   モリの制御方式。
2. 【請求項２】 請求項１に記載のキャッシュメモリ制御
   方式において、前回の読み出し要求時のアドレスに＋１
   した値と、今回の読み出し要求時のアドレスとを比較し
   て不一致時、今回の読み出し要求がプログラム上におい
   て命令の連続性が失われている箇所に対応するものであ
   ることを判別する読み出し要求判別手段（５）を設けた
   ことを特徴とするキャッシュメモリの制御方式。
3. 【請求項３】 前記キャッシュメモリコントローラ
   （４）において、プロセッサ（１）の読み出し要求がプ
   ログラム上において命令の連続性が失われている箇所に
   対応するものであるとき該要求を記憶する読み出し要求
   記憶手段（６）を備え、メインメモリ（２）から該読み
   出し要求に対応する命令またはデータが読み出されたと
   き該記憶に基づいてこれをキャッシュメモリ（３）内に
   登録することを特徴とする請求項１または２に記載のキ
   ャッシュメモリの制御方式。