JPH05100958A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05100958A JPH05100958A JP29083091A JP29083091A JPH05100958A JP H05100958 A JPH05100958 A JP H05100958A JP 29083091 A JP29083091 A JP 29083091A JP 29083091 A JP29083091 A JP 29083091A JP H05100958 A JPH05100958 A JP H05100958A
- Authority
- JP
- Japan
- Prior art keywords
- password
- data
- output
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ＲＯＭ内のデータが容易に解析，コピーされ
るのを防止する。 【構成】 アドレス端子６から外部パスワードを入力
し、パスワード比較判定回路２にてパスワード記憶回路
１内のパスワードと一致した場合にのみ、ＡＮＤゲート
３からデータが出力バッファ４に伝達されるように構成
する。
るのを防止する。 【構成】 アドレス端子６から外部パスワードを入力
し、パスワード比較判定回路２にてパスワード記憶回路
１内のパスワードと一致した場合にのみ、ＡＮＤゲート
３からデータが出力バッファ４に伝達されるように構成
する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にＲＯＭにおける内部データの保護に関するもの
である。
し、特にＲＯＭにおける内部データの保護に関するもの
である。
【０００２】
【従来の技術】図２は半導体記憶装置の出力部の一例を
示す図であり、図において、４は図示しないプリアンプ
を介して送られてきたＲＯＭ（図示せず）のデータを増
幅する出力バッファ、５は出力端子である。
示す図であり、図において、４は図示しないプリアンプ
を介して送られてきたＲＯＭ（図示せず）のデータを増
幅する出力バッファ、５は出力端子である。
【０００３】次に動作について説明する。プリアンプ
（図示せず）より送られたＲＯＭ内のデータ信号は、出
力バッファ４に入力され、ここで外部へ送出するための
増幅を十分に行ない、出力端子５より外部へ送られる。
（図示せず）より送られたＲＯＭ内のデータ信号は、出
力バッファ４に入力され、ここで外部へ送出するための
増幅を十分に行ない、出力端子５より外部へ送られる。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、プリアンプで増幅
されたＲＯＭ内のデータは何の制限を受けることなく出
力端子よりそのまま出力されてしまい、データの保護が
できないなどの問題点があった。
は以上のように構成されているので、プリアンプで増幅
されたＲＯＭ内のデータは何の制限を受けることなく出
力端子よりそのまま出力されてしまい、データの保護が
できないなどの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、出力時のデータを保護すること
ができる半導体記憶装置を得ることを目的とする。
ためになされたもので、出力時のデータを保護すること
ができる半導体記憶装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、内部パスワードを記憶し、データ読み出し時
に外部パスワードと比較判定するパスワード比較判定回
路と、該パスワード比較判定回路出力を受け、パスワー
ドが一致したときに読出し系を活性化して出力端子へデ
ータを出力する読出データ制御回路とを備えたものであ
る。
憶装置は、内部パスワードを記憶し、データ読み出し時
に外部パスワードと比較判定するパスワード比較判定回
路と、該パスワード比較判定回路出力を受け、パスワー
ドが一致したときに読出し系を活性化して出力端子へデ
ータを出力する読出データ制御回路とを備えたものであ
る。
【０００７】
【作用】この発明においては、内部パスワードと外部パ
スワードとを比較し、これらが一致していれば読出し系
を活性化してデータを出力可能な状態とし、一致してい
なければデータを出力不可能な状態とするようにしたか
ら、容易にデータが読み出されることがない。
スワードとを比較し、これらが一致していれば読出し系
を活性化してデータを出力可能な状態とし、一致してい
なければデータを出力不可能な状態とするようにしたか
ら、容易にデータが読み出されることがない。
【０００８】
【実施例】以下、この発明の一実施例による半導体記憶
装置を図について説明する。図１において、図２と同一
符号は同一または相当部分を示し、１は外部パスワード
と比較するための内部パスワードを有するパスワード記
憶回路でありＲＯＭ等を用いて構成されている。２はア
ドレス端子６等から入力された外部パスワードと上記パ
スワード記憶回路１の内部パスワードとを比較判定する
パスワード比較判定回路、３はプリアンプ（図示せず）
より読み出されたデータを出力バッファ４に伝達するか
否かの選択回路の役割をするＡＮＤゲートてある。
装置を図について説明する。図１において、図２と同一
符号は同一または相当部分を示し、１は外部パスワード
と比較するための内部パスワードを有するパスワード記
憶回路でありＲＯＭ等を用いて構成されている。２はア
ドレス端子６等から入力された外部パスワードと上記パ
スワード記憶回路１の内部パスワードとを比較判定する
パスワード比較判定回路、３はプリアンプ（図示せず）
より読み出されたデータを出力バッファ４に伝達するか
否かの選択回路の役割をするＡＮＤゲートてある。
【０００９】次に動作について説明する。読み出しを行
う前にアドレス端子６より、外部パスワードを入力し
て、パスワード記憶回路２内の内部パスワードとパスワ
ード比較判定回路２において比較判定し、両パスワード
が一致していればＡＮＤゲート３により図示しないプリ
アンプからのデータ出力を後段の出力バッファ４へと伝
達し、出力端子５よりＲＯＭ内のデータが取り出され
る。
う前にアドレス端子６より、外部パスワードを入力し
て、パスワード記憶回路２内の内部パスワードとパスワ
ード比較判定回路２において比較判定し、両パスワード
が一致していればＡＮＤゲート３により図示しないプリ
アンプからのデータ出力を後段の出力バッファ４へと伝
達し、出力端子５よりＲＯＭ内のデータが取り出され
る。
【００１０】一方、アドレス端子６に入力された外部パ
スワードが内部パスワードと一致していないとパスワー
ド比較判定回路２にて判定された場合、ＡＮＤゲート３
の出力を固定状態となり、後段の出力バッファ４にデー
タは伝達されず、出力端子５からはデータ出力が出てこ
ない。
スワードが内部パスワードと一致していないとパスワー
ド比較判定回路２にて判定された場合、ＡＮＤゲート３
の出力を固定状態となり、後段の出力バッファ４にデー
タは伝達されず、出力端子５からはデータ出力が出てこ
ない。
【００１１】このように本実施例によれば、データ読み
出し前にアドレス端子６からパスワードを入力し、パス
ワード判定回路２にてパスワード記憶回路１の内部パス
ワードと比較し、一致していればＡＮＤゲート３から後
段の出力バッファ４にデータが伝達されるようにしたか
ら、容易にＲＯＭ内のデータが読み出されて解析，コピ
ーされることがない。
出し前にアドレス端子６からパスワードを入力し、パス
ワード判定回路２にてパスワード記憶回路１の内部パス
ワードと比較し、一致していればＡＮＤゲート３から後
段の出力バッファ４にデータが伝達されるようにしたか
ら、容易にＲＯＭ内のデータが読み出されて解析，コピ
ーされることがない。
【００１２】なお上記実施例では、読み出し時に入力バ
ッファ４前段にＡＮＤゲート３を設けてデータの出力の
有無を制御するようにしたが、デコーダやプリアンプ出
力部等の読出し系の他の部分にて制御するようにしても
よい。
ッファ４前段にＡＮＤゲート３を設けてデータの出力の
有無を制御するようにしたが、デコーダやプリアンプ出
力部等の読出し系の他の部分にて制御するようにしても
よい。
【００１３】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、ＲＯＭ内のデータを特定のパスワード
を入力しないと出力されないように構成したので、内部
データの解読やコピーを防止することができる効果があ
る。
憶装置によれば、ＲＯＭ内のデータを特定のパスワード
を入力しないと出力されないように構成したので、内部
データの解読やコピーを防止することができる効果があ
る。
【図１】この発明の一実施例による半導体記憶装置の出
力部のブロック図である。
力部のブロック図である。
【図２】従来の半導体記憶装置の出力部のブロック図で
ある。
ある。
１ 内部パスワード記憶回路 ２ パスワード比較判定回路 ３ ＡＮＤゲート ４ 出力バッファ ５ 出力端子 ６ アドレス入力端子
Claims (1)
- 【請求項１】 読出し専用メモリを有し、該メモリのデ
ータを読出し系にて出力端子に出力する半導体記憶装置
において、 特定のパスワードを記憶し、データ読み出し前に入力さ
れた外部パスワードと前記特定のパスワードとを比較す
るパスワード比較判定回路と、 該パスワード比較判定回路出力を受け、上記各パスワー
ドが一致した時に上記読出し系を活性化して上記出力端
子へデータを出力する読出データ制御回路とを備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29083091A JPH05100958A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29083091A JPH05100958A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100958A true JPH05100958A (ja) | 1993-04-23 |
Family
ID=17761038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29083091A Pending JPH05100958A (ja) | 1991-10-08 | 1991-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200287A (ja) * | 1993-12-16 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム |
| KR970067025A (ko) * | 1996-03-28 | 1997-10-13 | 엘리 와이스 | Vlsi 및 ulsi 장치의 도난 방지 방법 및 장치 |
-
1991
- 1991-10-08 JP JP29083091A patent/JPH05100958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200287A (ja) * | 1993-12-16 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム |
| KR970067025A (ko) * | 1996-03-28 | 1997-10-13 | 엘리 와이스 | Vlsi 및 ulsi 장치의 도난 방지 방법 및 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01296361A (ja) | メモリカード | |
| JPH07200413A (ja) | マイクロコンピュータ | |
| JPH05100958A (ja) | 半導体記憶装置 | |
| US5237531A (en) | Read-only memory having a security circuit preventing unauthorized memory retrieval | |
| JPH01173244A (ja) | コピー防止ｒｏｍ回路 | |
| JP3168985B2 (ja) | ロールコールテスト装置 | |
| JP2503968B2 (ja) | 記憶装置 | |
| JP2978278B2 (ja) | 端子機能設定回路 | |
| JPS62236054A (ja) | 半導体記憶装置 | |
| KR100242993B1 (ko) | 반도체 메모리 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH03283093A (ja) | Ｅ↑２ｐｒ０ｍへの書込み回路 | |
| JPS63279341A (ja) | メモリ集積回路 | |
| JP3019590B2 (ja) | マイクロプロセッサ | |
| JPS62233867A (ja) | リ−ドオンリメモリ | |
| JP2001043140A (ja) | メモリアクセス制御回路 | |
| JPS5827219A (ja) | 給電装置 | |
| KR950003384Y1 (ko) | 소프트 웨어 보호장치 | |
| JP2528830B2 (ja) | メモリ保護方法 | |
| JPH04107659A (ja) | メモリへのデータ誤書込み防止回路 | |
| JPH06119250A (ja) | メモリ情報保護回路及びメモリ情報保護方法 | |
| JPH0512130A (ja) | メモリ装置 | |
| JPH03276346A (ja) | メモリカード | |
| JPH0562476A (ja) | Ｒａｍアクセス方式 | |
| JPH04304540A (ja) | 半導体記憶回路 |