JPH03283093A - Ｅ↑２ｐｒ０ｍへの書込み回路 - Google Patents
Ｅ↑２ｐｒ０ｍへの書込み回路Info
- Publication number
- JPH03283093A JPH03283093A JP2082648A JP8264890A JPH03283093A JP H03283093 A JPH03283093 A JP H03283093A JP 2082648 A JP2082648 A JP 2082648A JP 8264890 A JP8264890 A JP 8264890A JP H03283093 A JPH03283093 A JP H03283093A
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- JP
- Japan
- Prior art keywords
- write
- data
- enable signal
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的消去形ＰＲＯＭであるＥ２ ＰＲＯＭへ
の書込み回路に関し、特にＥ２ ＰＲＯＭへの書き込み
回数を減らすことができるＥ２ ＦＲＯＭへの書込み回
路に関する。
の書込み回路に関し、特にＥ２ ＰＲＯＭへの書き込み
回数を減らすことができるＥ２ ＦＲＯＭへの書込み回
路に関する。
従来のＥ” ＦＲＯＭへの書込み回路は、Ｅ２ＰＲＯＭ
に既に書かれている内容と同一の内容のものも書き込め
るようになっているが、同一の内容を書かないようにす
るためには、−たんＥ２ ＰＲＯＭの内容をＣＰＵ等で
読み出し、書こうとする内容が同一であれは書かないよ
うにソフトウェアに禁止処理を行っていた。
に既に書かれている内容と同一の内容のものも書き込め
るようになっているが、同一の内容を書かないようにす
るためには、−たんＥ２ ＰＲＯＭの内容をＣＰＵ等で
読み出し、書こうとする内容が同一であれは書かないよ
うにソフトウェアに禁止処理を行っていた。
上述した従来のＥ２ ＰＲＯＭへの書込み回路は、既に
Ｅ２ ＦＲＯＭに書かれているのと同一の内容の書き込
みを禁止処理するソフトウェアで行っているので、ソフ
トウェアの処理が繁雑になるという欠点がある。
Ｅ２ ＦＲＯＭに書かれているのと同一の内容の書き込
みを禁止処理するソフトウェアで行っているので、ソフ
トウェアの処理が繁雑になるという欠点がある。
本発明のＥ２ ＰＲＯＭへの書込み回路は、外部からデ
ータビットと書き込みイネーブル信号とが入力され、前
記書き込みイネーブル信号がオンの時に前記データビッ
トを書き込みデータとして出力するバッファ回路と、前
記書き込みイネーブル信号がオンの時前北データビット
を内部メモリに書き込み、前記書き込みイネーブル信号
がオフの時前記内部メモリの保持データビットを読み出
して出力するＥ２ ＦＲＯＭと、前記データビットと前
記Ｅ２ ＦＲＯＭより出力される保持データビットとが
比較されて一致した時に、書き込み禁止信号をオンとし
て出力する比較器と、外部から入力される書き込み指示
信号が前記書き込み禁止信号のオフの時のみ前記書き込
み指示信号を書き込みイネーブル信号として出力するゲ
ートとを有する。
ータビットと書き込みイネーブル信号とが入力され、前
記書き込みイネーブル信号がオンの時に前記データビッ
トを書き込みデータとして出力するバッファ回路と、前
記書き込みイネーブル信号がオンの時前北データビット
を内部メモリに書き込み、前記書き込みイネーブル信号
がオフの時前記内部メモリの保持データビットを読み出
して出力するＥ２ ＦＲＯＭと、前記データビットと前
記Ｅ２ ＦＲＯＭより出力される保持データビットとが
比較されて一致した時に、書き込み禁止信号をオンとし
て出力する比較器と、外部から入力される書き込み指示
信号が前記書き込み禁止信号のオフの時のみ前記書き込
み指示信号を書き込みイネーブル信号として出力するゲ
ートとを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のプロ・ツク図、第２図は本
実施例の信号のタイミングチャートである。
実施例の信号のタイミングチャートである。
第１図において、バッファ回路１はｎビ・ソト入力のデ
ータ（第２図（ａ））を端子５Ａ〜５Ｎを経て入力する
と、端子６を経て入力される書き込みイネーブル信号（
第２図（ｅ））がオンの時のみｎビットのデータ入力を
端子７Ａ〜７Ｎに出力する（第２図（ｂ））。一方、Ｅ
２ ＰＲＯＭは端子６から入力される書き込みイネーブ
ル信号がオンの時には端子７Ａ〜７Ｎを経て入力される
ｎビ・ントのデータを内部メモリに書き込み、オフの時
にはｎビットの内部メモリ保持データを端子７Ａ〜７Ｎ
に出力する。また、比較器３は端子５Ａ〜５Ｎのｎとッ
トデータと前述の端子７Ａ〜７Ｎ４こ出力されたＥ２
ＦＲＯＭの内部メモリ保持データとを入力し比較する。
ータ（第２図（ａ））を端子５Ａ〜５Ｎを経て入力する
と、端子６を経て入力される書き込みイネーブル信号（
第２図（ｅ））がオンの時のみｎビットのデータ入力を
端子７Ａ〜７Ｎに出力する（第２図（ｂ））。一方、Ｅ
２ ＰＲＯＭは端子６から入力される書き込みイネーブ
ル信号がオンの時には端子７Ａ〜７Ｎを経て入力される
ｎビ・ントのデータを内部メモリに書き込み、オフの時
にはｎビットの内部メモリ保持データを端子７Ａ〜７Ｎ
に出力する。また、比較器３は端子５Ａ〜５Ｎのｎとッ
トデータと前述の端子７Ａ〜７Ｎ４こ出力されたＥ２
ＦＲＯＭの内部メモリ保持データとを入力し比較する。
その結果データ内容が一致している場合には、端子８に
書き込み禁止信号を出力する（第２図（ｄ））。ゲート
４は端子８の書き込み禁止信号と端子９を経て外部から
入力される書き込み指示（第２図（Ｃ〉）とを入力して
、書き込み禁止信号がオフの時だけ書き込み指示信号を
端子６に出力して書き込みイネーブル信号として出力す
る（第２図（ｅ））。
書き込み禁止信号を出力する（第２図（ｄ））。ゲート
４は端子８の書き込み禁止信号と端子９を経て外部から
入力される書き込み指示（第２図（Ｃ〉）とを入力して
、書き込み禁止信号がオフの時だけ書き込み指示信号を
端子６に出力して書き込みイネーブル信号として出力す
る（第２図（ｅ））。
以上説明したように本発明は、Ｅ２ ＰＲＯＭの保持デ
ータと入力データとの比較器により同一の内容のデータ
を書こうとうすとき自動的に書き込み禁止にしてしまう
回路を備えることにより、余分な書き込みを削減できる
。したがってＥ２ＰＲＯＭの書き込み回数を減じること
ができるので、Ｅ２ ＰＲＯＭを長寿命化できる効果が
ある。
ータと入力データとの比較器により同一の内容のデータ
を書こうとうすとき自動的に書き込み禁止にしてしまう
回路を備えることにより、余分な書き込みを削減できる
。したがってＥ２ＰＲＯＭの書き込み回数を減じること
ができるので、Ｅ２ ＰＲＯＭを長寿命化できる効果が
ある。
第１図は本発明の一実施例のブロック、第２図は本実施
例のタイミングチャートである。 １・・・バッファ回路、２・・・Ｅ２ ＰＲＯＭ、３・
・・比較器、４・・・ゲート、５Ａ〜５Ｎ、６．７Ａ〜
７Ｎ。 ８．９−°゛端子° 代；人弁？：士同原
晋策１ 図 茶２図
例のタイミングチャートである。 １・・・バッファ回路、２・・・Ｅ２ ＰＲＯＭ、３・
・・比較器、４・・・ゲート、５Ａ〜５Ｎ、６．７Ａ〜
７Ｎ。 ８．９−°゛端子° 代；人弁？：士同原
晋策１ 図 茶２図
Claims (1)
- 外部からデータビットと書き込みイネーブル信号とが
入力され、前記書き込みイネーブル信号がオンの時に前
記データビットを書き込みデータとして出力するバッフ
ァ回路と、前記書き込みイネーブル信号がオンの時前記
データビットを内部メモリに書き込み、前記書き込みイ
ネーブル信号がオフの時前記内部メモリの保持データビ
ットを読み出して出力するＥ＾２ＰＲＯＭと、前記デー
タビットと前記Ｅ＾２ＰＲＯＭより出力される保持デー
タビットとが比較されて一致した時に、書き込み禁止信
号をオンとして出力する比較器と、外部から入力される
書き込み指示信号が前記書き込み禁止信号のオフの時の
み前記書き込み指示信号を書き込みイネーブル信号とし
て出力するゲートとを有することを特徴とするＥ＾２Ｐ
ＲＯＭへの書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082648A JPH03283093A (ja) | 1990-03-29 | 1990-03-29 | Ｅ↑２ｐｒ０ｍへの書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082648A JPH03283093A (ja) | 1990-03-29 | 1990-03-29 | Ｅ↑２ｐｒ０ｍへの書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283093A true JPH03283093A (ja) | 1991-12-13 |
Family
ID=13780251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082648A Pending JPH03283093A (ja) | 1990-03-29 | 1990-03-29 | Ｅ↑２ｐｒ０ｍへの書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764868A (ja) * | 1993-08-24 | 1995-03-10 | Melco:Kk | 記憶更新装置 |
| JPH0935470A (ja) * | 1995-07-13 | 1997-02-07 | Nec Corp | 不揮発性メモリ集積回路 |
| US7453728B2 (en) | 2003-04-22 | 2008-11-18 | Kabushiki Kaisha Toshiba | Data storage system with enhanced reliability with respect to data destruction caused by reading-out of the data |
-
1990
- 1990-03-29 JP JP2082648A patent/JPH03283093A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764868A (ja) * | 1993-08-24 | 1995-03-10 | Melco:Kk | 記憶更新装置 |
| JPH0935470A (ja) * | 1995-07-13 | 1997-02-07 | Nec Corp | 不揮発性メモリ集積回路 |
| US7453728B2 (en) | 2003-04-22 | 2008-11-18 | Kabushiki Kaisha Toshiba | Data storage system with enhanced reliability with respect to data destruction caused by reading-out of the data |
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