JPH05101024A - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
- Publication number
- JPH05101024A JPH05101024A JP3257365A JP25736591A JPH05101024A JP H05101024 A JPH05101024 A JP H05101024A JP 3257365 A JP3257365 A JP 3257365A JP 25736591 A JP25736591 A JP 25736591A JP H05101024 A JPH05101024 A JP H05101024A
- Authority
- JP
- Japan
- Prior art keywords
- inter
- main memory
- communication
- shared area
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】マルチプロセッサシステムにおいて、プロセッ
サ間通信制御を他のプログラムの障害またはシステムバ
スの障害から保護し、正常にプロセッサ間通信ができる
ことを目的とする。 【構成】本発明は、プロセッサ間通信用メインメモリ共
有エリア２１をシステム全体のメインメモリ共有エリア
２７と分離してそれぞれについて、プロセッサ間通信用
メインメモリ共有エリア制御機構１と、メインメモリ共
有エリアや制御機構３とにより制御することにより、プ
ロセッサ間通信と関係のない他のプログラムの不具合に
よりプロセッサ間通信のメインメモリ共有エリア２７の
一部または全体の破壊が防止できる。また、プロセッサ
間通信用システム２２とシステム全体のシステムバス２
５と分離してプロセッサ間通信用システムバス制御機構
２により制御することにより、プロセッサ間通信と関係
のない他のハードウェアの不具合が発生してもプロセッ
サ間通信が正常に機能できる。
サ間通信制御を他のプログラムの障害またはシステムバ
スの障害から保護し、正常にプロセッサ間通信ができる
ことを目的とする。 【構成】本発明は、プロセッサ間通信用メインメモリ共
有エリア２１をシステム全体のメインメモリ共有エリア
２７と分離してそれぞれについて、プロセッサ間通信用
メインメモリ共有エリア制御機構１と、メインメモリ共
有エリアや制御機構３とにより制御することにより、プ
ロセッサ間通信と関係のない他のプログラムの不具合に
よりプロセッサ間通信のメインメモリ共有エリア２７の
一部または全体の破壊が防止できる。また、プロセッサ
間通信用システム２２とシステム全体のシステムバス２
５と分離してプロセッサ間通信用システムバス制御機構
２により制御することにより、プロセッサ間通信と関係
のない他のハードウェアの不具合が発生してもプロセッ
サ間通信が正常に機能できる。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ制御方
式に関し、特にオフィスにて使用される情報処理システ
ムに使用するマルチプロセッサ制御方式に関するもので
ある。
式に関し、特にオフィスにて使用される情報処理システ
ムに使用するマルチプロセッサ制御方式に関するもので
ある。
【０００２】
【従来の技術】従来、この種のマルチプロセッサ制御方
式は、プロセッサ関通信のメインメモリ共有エリアを、
システム全体のメインメモリ共有エリアと完全共有して
制御していた。また、プロセッサ間通信のシステムバス
とシステム全体のシステムバスを完全共有して制御して
おり図３に示すようにプロセッサ３１〜３３と、Ｉ／Ｏ
装置３５と、メインメモリ共有エリア３６等がシステム
バス３４を通して連結されている。
式は、プロセッサ関通信のメインメモリ共有エリアを、
システム全体のメインメモリ共有エリアと完全共有して
制御していた。また、プロセッサ間通信のシステムバス
とシステム全体のシステムバスを完全共有して制御して
おり図３に示すようにプロセッサ３１〜３３と、Ｉ／Ｏ
装置３５と、メインメモリ共有エリア３６等がシステム
バス３４を通して連結されている。
【０００３】
【発明が解決しようとする課題】上述した従来のマルチ
プロセッサ制御方式は、プロセッサ間通信のメインメモ
リ共有エリアをシステム全体のメインメモリ共有エリア
と完全共有していたため、プロセッサ間通信と関係のな
い他のプログラムの不具合によりメインメモリ共有エリ
アの一部または全体が破壊され、それによってプロセッ
サ間通信にまで悪影響を及ぼし、プロセッサ間通信が正
常に機能しなくなる場合があるという欠点がある。
プロセッサ制御方式は、プロセッサ間通信のメインメモ
リ共有エリアをシステム全体のメインメモリ共有エリア
と完全共有していたため、プロセッサ間通信と関係のな
い他のプログラムの不具合によりメインメモリ共有エリ
アの一部または全体が破壊され、それによってプロセッ
サ間通信にまで悪影響を及ぼし、プロセッサ間通信が正
常に機能しなくなる場合があるという欠点がある。
【０００４】また、プロセッサ間通信のシステムバスを
システム全体のシステムバスと完全共有していたため、
プロセッサ間通信と関係のない他のハードウェアの不具
合によるシステムバスの故障により、プロセッサ間通信
にまで悪影響を及ぼし、プロセッサ間通信が正常に機能
しなくなる場合があるという欠点もある。
システム全体のシステムバスと完全共有していたため、
プロセッサ間通信と関係のない他のハードウェアの不具
合によるシステムバスの故障により、プロセッサ間通信
にまで悪影響を及ぼし、プロセッサ間通信が正常に機能
しなくなる場合があるという欠点もある。
【０００５】
【課題を解決するための手段】本発明のマルチプロセッ
サ制御方法は、マルチプロセッサ機構を装備した情報処
理システムにおいて、プロセッサ間通信用メインメモリ
共有エリアを制御し、相手プロセッサとの通信制御また
は相手プロセッサへのデータ通知を制御するプロセッサ
間通信用メインメモリ共有エリア制御機構と、プロセッ
サ間通信用システムバスを制御し、相手プロセッサとの
通信制御を行うプロセッサ間通信用システムバス制御機
構と、プロセッサ上のＡＰ（アプリケーションプログラ
ム）またはＯＳのデータを別のプロセッサに渡すために
メインメモリ共有エリアを制御するメインメモリ共有エ
リア制御機構とを備えて構成される。
サ制御方法は、マルチプロセッサ機構を装備した情報処
理システムにおいて、プロセッサ間通信用メインメモリ
共有エリアを制御し、相手プロセッサとの通信制御また
は相手プロセッサへのデータ通知を制御するプロセッサ
間通信用メインメモリ共有エリア制御機構と、プロセッ
サ間通信用システムバスを制御し、相手プロセッサとの
通信制御を行うプロセッサ間通信用システムバス制御機
構と、プロセッサ上のＡＰ（アプリケーションプログラ
ム）またはＯＳのデータを別のプロセッサに渡すために
メインメモリ共有エリアを制御するメインメモリ共有エ
リア制御機構とを備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明を
する。
する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図、図２は本発明の一実施例のハードウェアの構成
を示すブロック図である。
ック図、図２は本発明の一実施例のハードウェアの構成
を示すブロック図である。
【０００８】プロセッサ間通信用メインメモリ共有エリ
ア制御機構１は、プロセッサ間通信用メインメモリ共有
エリア２１を制御し、相手プロセッサとの通信制御また
は相手プロセッサへのデータ通知を制御する。また、プ
ロセッサ間通信用システムバス制御機構２は、プロセッ
サ間通信用システムバス２２を制御し、相手プロセッサ
との通信制御を行う。さらに、メインメモリ共有エリア
制御機構３は、たとえば、プロセッサ２３上のＡＰまた
はＯＳのデータをプロセッサ２４に渡すためにメインメ
モリ共有エリアを制御する。
ア制御機構１は、プロセッサ間通信用メインメモリ共有
エリア２１を制御し、相手プロセッサとの通信制御また
は相手プロセッサへのデータ通知を制御する。また、プ
ロセッサ間通信用システムバス制御機構２は、プロセッ
サ間通信用システムバス２２を制御し、相手プロセッサ
との通信制御を行う。さらに、メインメモリ共有エリア
制御機構３は、たとえば、プロセッサ２３上のＡＰまた
はＯＳのデータをプロセッサ２４に渡すためにメインメ
モリ共有エリアを制御する。
【０００９】すなわち、本発明は、プロセッサ間通信用
メインメモリ共有エリア２１をシステム全体のメインメ
モリ共有エリア２７と分離してそれぞれについて、プロ
セッサ間通信用メインメモリ共有エリア制御機構１と、
メインメモリ共有エリアや制御機構３とにより制御する
ことにより、プロセッサ間通信と関係のない他のプログ
ラムの不具合によりプロセッサ間通信のメインメモリ共
有エリア２７の一部または全体の破壊が防止できる。ま
た、プロセッサ間通信用システム２２とシステム全体の
システムバス２５と分離してプロセッサ間通信用システ
ムバス制御機構２により制御することにより、プロセッ
サ間通信と関係のない他のハードウェアの不具合が発生
してもプロセッサ間通信が正常に機能できる。
メインメモリ共有エリア２１をシステム全体のメインメ
モリ共有エリア２７と分離してそれぞれについて、プロ
セッサ間通信用メインメモリ共有エリア制御機構１と、
メインメモリ共有エリアや制御機構３とにより制御する
ことにより、プロセッサ間通信と関係のない他のプログ
ラムの不具合によりプロセッサ間通信のメインメモリ共
有エリア２７の一部または全体の破壊が防止できる。ま
た、プロセッサ間通信用システム２２とシステム全体の
システムバス２５と分離してプロセッサ間通信用システ
ムバス制御機構２により制御することにより、プロセッ
サ間通信と関係のない他のハードウェアの不具合が発生
してもプロセッサ間通信が正常に機能できる。
【００１０】
【発明の効果】以上説明したように本発明は、プロセッ
サ間通信のメインメモリ共有エリアをシステム全体のメ
インメモリ共有エリアと分離したため、プロセッサ間通
信と関係のない他のプログラムの不具合によるプロセッ
サ間通信のメインメモリ共有エリアの一部または全体の
破壊が防止でき、プロセッサ間通信が正常に機能できる
という効果がある。また、プロセッサ間通信のシステム
バスをシステム全体のシステムバスと分離したため、プ
ロセッサ間通信と関係のない他のハードウェアの不具合
が発生したもプロセッサ間通信が制御に機能できるとい
う効果がある。
サ間通信のメインメモリ共有エリアをシステム全体のメ
インメモリ共有エリアと分離したため、プロセッサ間通
信と関係のない他のプログラムの不具合によるプロセッ
サ間通信のメインメモリ共有エリアの一部または全体の
破壊が防止でき、プロセッサ間通信が正常に機能できる
という効果がある。また、プロセッサ間通信のシステム
バスをシステム全体のシステムバスと分離したため、プ
ロセッサ間通信と関係のない他のハードウェアの不具合
が発生したもプロセッサ間通信が制御に機能できるとい
う効果がある。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】本発明の一実施例のハードウェアの構成を示す
ブロック図。
ブロック図。
【図３】従来技術によるマルチプロセッサ制御方式のハ
ードウェアの構成を示すブロック図。
ードウェアの構成を示すブロック図。
１ プロセッサ間通信用メインメモリ共有エリア制御
機構 ２ プロセッサ間通信用システムバス制御機構 ３ メインメモリ共有エリア制御機構 ２１ プロセッサ間通信用メインメモリ共有エリア ２２ プロセッサ間通信用システムバス ２３，２４，３１，３２，３３ プロセッサ ２５，３４ システムバス ２６，３５ Ｉ／Ｏ装置 ２７，３６ メインメモリ共有エリア
機構 ２ プロセッサ間通信用システムバス制御機構 ３ メインメモリ共有エリア制御機構 ２１ プロセッサ間通信用メインメモリ共有エリア ２２ プロセッサ間通信用システムバス ２３，２４，３１，３２，３３ プロセッサ ２５，３４ システムバス ２６，３５ Ｉ／Ｏ装置 ２７，３６ メインメモリ共有エリア
Claims (1)
- 【請求項１】 マルチプロセッサ機構を装備した情報処
理システムにおいて、プロセッサ間通信用メインメモリ
共有エリアを制御し、相手プロセッサとの通信制御また
は相手プロセッサへのデータ通知を制御するプロセッサ
間通信用メインメモリ共有エリア制御機構と、 プロセッサ間通信用システムバスを制御し、相手プロセ
ッサとの通信制御を行うプロセッサ間通信用システムバ
ス制御機構と、 プロセッサ上のＡＰ（アプリケーションプログラム）ま
たはＯＳのデータを別のプロセッサに渡すためにメイン
メモリ共有エリアを制御するメインメモリ共有エリア制
御機構とを備えて成ることを特徴とするマルチプロセッ
サ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257365A JPH05101024A (ja) | 1991-10-04 | 1991-10-04 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257365A JPH05101024A (ja) | 1991-10-04 | 1991-10-04 | マルチプロセツサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101024A true JPH05101024A (ja) | 1993-04-23 |
Family
ID=17305375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257365A Pending JPH05101024A (ja) | 1991-10-04 | 1991-10-04 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101024A (ja) |
-
1991
- 1991-10-04 JP JP3257365A patent/JPH05101024A/ja active Pending
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