JPH08106779A - 半導体記憶装置及び半導体記憶装置におけるシリアルデータ読み出し方法 - Google Patents

半導体記憶装置及び半導体記憶装置におけるシリアルデータ読み出し方法

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JPH08106779A
JPH08106779A JP6243134A JP24313494A JPH08106779A JP H08106779 A JPH08106779 A JP H08106779A JP 6243134 A JP6243134 A JP 6243134A JP 24313494 A JP24313494 A JP 24313494A JP H08106779 A JPH08106779 A JP H08106779A
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serial
common bus
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JP6243134A
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Yoshiyuki Ishida
喜幸 石田
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

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  • Multimedia (AREA)
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Abstract

(57)【要約】 【目的】回路面積の増大を抑えることのできる半導体記
憶装置を提供する。 【構成】ＲＡＭ用コモンバスＣＢにはラッチ回路１２が
接続されている。ラッチ回路１２には、初期アドレスに
応じてメモリセルアレイ１から読み出されたデータが入
力される。ラッチ回路１２は、その入力したデータをラ
ッチするとともに、ＳＡＭ用コモンバスドライバ１０へ
出力する。コモンバスドライバ１０は、初期アドレスの
場合にはラッチ回路１２から出力されるデータを選択
し、初期アドレスの次のアドレス以降のアドレスの場合
にはＳＡＭ用センスバッファ９から出力されるデータを
選択し、その選択したデータに基づいて出力バッファ１
１を介してシリアル出力データＳＤ1 を出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及び半導
体記憶装置におけるシリアルデータ読み出し方法に係
り、詳しくは画像メモリ（ＶＲＡＭ：Video Random Acc
ess Memory）に関するものである。
【０００２】近年、ＴＶ，ＶＴＲや、パーソナルコンピ
ュータ等のコンピュータシステムによる画像表示システ
ムにおいて、グラフィックディスプレイの高機能化、高
性能化が急速に進められている。このような画像表示シ
ステムにおいては、高解像度化、表示色の多色化が要求
されている。そのため、大容量，高速，高機能のＶＲＡ
Ｍが必要とされている。
【０００３】
【従来の技術】図６は、一般的なＶＲＡＭの構成を示す
ブロック回路図である。ＶＲＡＭには、ランダムアクセ
スが可能なＲＡＭ部３１と、シリアルアクセスが可能な
ＳＡＭ部４１とが設けられている。ＲＡＭ部３１は、メ
モリセルアレイ３２、入力回路３３、コラムアドレスバ
ッファ３４、ロウアドレスバッファ３５、ロウデコーダ
３６、コラムデコーダ３７、センスアンプ３８、ＲＡＭ
用入出力バッファ３９により構成されている。ＳＡＭ部
４１は、シリアルレジスタ４２、転送ゲート４３、転送
制御回路４４、シリアルアドレスカウンタ４５、シリア
ルデコーダ４６、ＳＡＭ用入出力バッファ４７により構
成されている。
【０００４】メモリセルアレイ３２は、一般的なＤＲＡ
Ｍ（Dymanic Random Access Memory）と同様に、二次元
配列されたメモリセルから構成され、各メモリセルに
は、１ビットの情報が記憶される。
【０００５】入力回路３３は、外部から各種信号（例え
ばロウアドレスストローブ信号バーＲＡＳ等）を入力
し、各種信号に基づいて各種活性化信号及び各種制御信
号を生成し出力する。
【０００６】外部からのアドレス信号Ａ0 〜Ａ8 は、コ
ラムアドレスバッファ３４及びロウアドレスバッファ３
５に入力される。ロウアドレスバッファ３５は、ロウア
ドレスストローブ信号（以下、単にロウ信号という）バ
ーＲＡＳに基づいて入力したアドレス信号Ａ0 〜Ａ8 を
ラッチするとともに、ロウアドレス信号ＲＡ0 〜ＲＡ8
としてロウデコーダ３６へ出力する。ロウデコーダ３６
は、入力したロウアドレス信号ＲＡ0 〜ＲＡ8 に基づい
て１本のワード線WLを選択する。そして、選択されたワ
ード線WLに接続されたメモリセルに記憶されたデータが
各ビット線対BL，バーBLに読み出される。
【０００７】コラムアドレスバッファ３４は、コラムア
ドレスストローブ信号（以下、単にコラム信号という）
バーＣＡＳに基づいて入力したアドレス信号Ａ0 〜Ａ8
をラッチするとともに、コラムアドレス信号ＣＡ0 〜Ｃ
Ａ8 としてコラムデコーダ３７へ出力する。コラムデコ
ーダ３７は、入力したコラムアドレス信号ＣＡ0 〜ＣＡ
8 に基づいてビット線BL及び反転ビット線バーBLを選択
する。そして、その選択されたワード線WLとビット線対
BL，バーBLとの交点のメモリセルが決定される。その決
定されたメモリセルには、外部装置からＲＡＭ用入出力
バッファ３９を介して入力データＤ1 〜Ｄ8 が書き込ま
れる。また、決定されたメモリセルに記憶されたデータ
は、センスアンプ３８により増幅され、コモンバスＣ
Ｂ、入出力バッファ３９を介して外部装置へ出力データ
Ｄ1 〜Ｄ8 として出力される。
【０００８】シリアルレジスタ４２はレジスタにより構
成され、各レジスタは転送ゲート４３を介してメモリセ
ルアレイ３２のビット線対BL，バーBLに接続されてい
る。転送ゲート４３は、入力回路３３により生成される
制御信号を入力する転送制御回路４４によりオン・オフ
制御され、メモリセルアレイ３２に記憶されたデータの
うち、一本のワード線WLに接続されたメモリセルのデー
タがシリアルレジスタ４２に転送され、記憶される。こ
のメモリセルアレイ３２からシリアルレジスタ４２への
転送をリード転送という。
【０００９】また、シリアルレジスタ４２に記憶された
データが、転送ゲート４３を介してメモリセルアレイ３
２に転送され、一本のワード線WLに接続されたメモリセ
ルに記憶される。このシリアルレジスタ４２からメモリ
セルアレイ３２への転送をライト転送という。
【００１０】そして、このリード転送とライト転送は、
ロウ信号バーＲＡＳとライトイネーブル信号バーＷＥと
に基づいて決定される。即ち、ロウ信号バーＲＡＳが立
ち下がるときにライトイネーブル信号バーＷＥがＨレベ
ルの場合には、リード転送となる。また、ロウ信号バー
ＲＡＳが立ち下がるときにライトイネーブル信号バーＷ
ＥがＬレベルの場合には、ライト転送となる。
【００１１】シリアルアドレスカウンタ（以下、単にカ
ウンタという）４５は、コラムアドレスバッファ３４に
接続され、コラムアドレス信号ＣＡ0 〜ＣＡ8 を入力す
る。また、カウンタ４５は、システムクロック信号ＳＣ
を入力する。そして、カウンタ４５は、入力したコラム
アドレス信号ＣＡ0 〜ＣＡ8 に基づいてシリアルレジス
タ４２からデータを読み出すアドレス（初期番地）を設
定し、その初期番地を示すシリアルアドレス信号ＳＡ0
〜ＳＡ8 をシリアルデコーダ４６へ出力する。また、カ
ウンタ４５は、入力したシステムクロック信号ＳＣをカ
ウントし、そのカウントを初期番地に加算したシリアル
アドレス信号ＳＡ0 〜ＳＡ8 を出力する。即ち、カウン
タ４５は、システムクロック信号ＳＣを入力する毎に１
加算したシリアルアドレス信号ＳＡ0 〜ＳＡ8 を出力す
る。
【００１２】シリアルデコーダ４６は、入力したシリア
ルアドレス信号ＳＡ0 〜ＳＡ8 に基づいてビット線対B
L，バーBLを選択する。その選択したビット線対BL，バ
ーBLに接続されたレジスタに記憶されたデータは、ＳＡ
Ｍ用入出力バッファ４７を介してシリアル出力データＳ
Ｄ1 〜ＳＤ8 として出力される。
【００１３】図７は、出力データＤ1 〜Ｄ8 及びシリア
ル出力データＳＤ1 〜ＳＤ8 のうち、出力データＤ1 を
読み出すための読み出し回路５０と、シリアル出力デー
タＳＤ1 を読み出すための読み出し回路６０を示すブロ
ック回路図である。
【００１４】図７に示すように、読み出し回路５０のメ
モリセルアレイ３２は、２つのブロック３２ａ，３２ｂ
により構成されている。各ブロック３２ａ，３２ｂに
は、それぞれメモリセルアレイ（区別するために、ＲＡ
Ｍという）５１、第１ＲＡＭ用センスバッファ（第１Ｓ
Ｂ）５２、第２ＲＡＭ用センスバッファ（第２ＳＢ）５
３、ＲＡＭ用コモンバスドライバ５４が設けられてい
る。
【００１５】各ブロック３２ａ，３２ｂは、ロウアドレ
ス信号ＲＡ8 に基づいて選択される。例えば、ロウアド
レス信号ＲＡ8 がＬレベルの場合にはブロック３２ａが
選択され、選択されていないブロック３２ｂは、その駆
動電源電圧が低電位に制御される。、ロウアドレス信号
ＲＡ8 がＨレベルの場合にはブロック３２ｂが選択され
る。そして、選択されていないブロック３２ａは、その
駆動電源電圧が低電位に制御される。即ち、選択してい
ないブロックの駆動電源電圧を低電圧化することによ
り、低消費電力化を図っている。
【００１６】各ブロック３２ａ，３２ｂのコモンバスド
ライバ５４は、それぞれコモンバスＣＢに共通に接続さ
れるとともに、ＲＡＭ用出力バッファ５５に接続されて
いる。そして、選択されたブロック３２ａ，３２ｂから
読み出されたデータは、コモンバスＣＢ、出力バッファ
５５を介して出力データＤ1 として出力される。尚、コ
モンバスＣＢにはリセット用のＭＯＳトランジスタ５６
が接続されている。ＭＯＳトランジスタ５６はＰチャネ
ルＭＯＳトランジスタであって、そのソースが高電位側
電源Ｖccに接続され、ドレインがコモンバスＣＢに接続
されている。ＭＯＳトランジスタ５６のゲートは、ノア
回路５７の出力端子に接続されている。ノア回路５７
は、その入力端子にリセット信号RST と制御信号RTRZを
入力している。リセット信号RST は、ロウ信号バーＲＡ
ＳがＨレベルのときにＨレベルとなる信号である。制御
信号RTRZは、入力回路３３により生成される制御信号で
あって、リード転送に入ったことを示す信号である。制
御信号RTRZは、ロウ信号バーＲＡＳの立ち下がりで、デ
ータトランスファ信号バーＤＴがＬレベルのときにＨレ
ベルとなる。従って、コモンバスＣＢは、ロウ信号バー
ＲＡＳがＨレベルのとき、又はリード転送時に高電位側
電源Ｖccとなるリセットが行われる。
【００１７】シリアルレジスタ４２には、データの読み
出しを高速にするために、第１ＳＡＭ用センスバッファ
（第１ＳＢ）６１と第２ＳＡＭ用センスバッファ（第２
ＳＢ）６２とが接続されている。即ち、図９に示すよう
に、シリアルレジスタ４２の各レジスタ４２ａは、Ｎチ
ャネルＭＯＳトランジスタにより構成されたトランスフ
ァゲート４２ｂを介して第１シリアルデータバス線対SD
B1，バーSDB1又は第２シリアルデータバス線対SDB2，バ
ーSDB2に接続されている。シリアルデコーダ４６は、シ
リアルアドレスＳＡ1 〜ＳＡ8 に基づいてトランスファ
ゲート４２ｂをオンに制御し、２組のビット線対BL，バ
ーBLを第１，第２シリアルデータバス線対SDB1，バーSD
B1、SDB2，バーSDB2に接続する。その結果、２つのレジ
スタ４２ａに記憶されたデータが第１シリアルデータバ
ス線対SDB1，バーSDB1を介して第１ＳＢ６１に転送され
るとともに、第２シリアルデータバス線対SDB2，バーSD
B2を介して第２ＳＢ６２へ転送される。第１，第２ＳＢ
６１，６２は、それぞれラッチ型のセンスバッファであ
って、レジスタ４２ａから転送されたデータをそれぞれ
ラッチする。
【００１８】第１，第２ＳＢ６１，６２にラッチされた
データは、図７に示すように、シリアルアドレス信号Ｓ
Ａ0 に基づいて出力される。例えば、シリアルアドレス
信号ＳＡ0 がＬレベルのときには第１ＳＢ６１にラッチ
されたデータが、シリアルアドレス信号がＨレベルのと
きには第２ＳＢ６２にラッチされたデータがＳＡＭ用コ
モンバスドライバ６３、ＳＡＭ用出力バッファ６４を介
してシリアル出力データＳＤ1 として出力される。この
構成により、シリアルレジスタ（ＳＡＭ）４２からのデ
ータの読み出しを高速化している。
【００１９】
【発明が解決しようとする課題】ところで、グラフィッ
クディスプレイ等においては、画像を高速に描画する必
要がある。そのため、上記のように構成されたＶＲＡＭ
において、ＳＡＭ４２からのデータを、高速に読み出す
ことが必要となる。そして、ＲＡＭ５１からＳＡＭ４２
へデータを転送するリード転送後においても、高速化す
る必要がある。しかしながら、ＲＡＭ５１からＳＡＭ４
２へデータを転送するには時間がかかる。そのため、リ
ード転送後すぐにクロック信号ＳＣを供給しても、ＳＡ
Ｍ４２から読み出すデータが不定となったり、前に読み
出したデータが再び読み出されたりして確実にデータを
読み出すことができない。
【００２０】そのため、ＳＡＭ４２には、ラッチ回路６
５，６６を設けている。即ち、カウンタ４５に供給され
る初期アドレスであるコラムアドレスＣＡ0 〜ＣＡ8
は、同時にコラムデコーダ３７にも供給されている。従
って、図７に示すように、第１，第２ＳＢ５２，５３の
出力にそれぞれラッチ回路６５，６６を設け、リード転
送中に、ＲＡＭ部３１から初期アドレスに応じて読み出
したデータを、出力データＳＤ1 として出力することに
より読み出しの高速化を図っている。
【００２１】即ち、コラムデコーダ３７は、そのコラム
アドレスＣＡ1 〜ＣＡ8 に基づいて２組のビット線対B
L，バーBLを選択する。その選択された２組のビット線
対BL，バーBLに読み出されたデータは、図８に示すよう
に、それぞれデータバス線対DB1 ，バーDB1 、DB2 ，バ
ーDB2 、ＲＡＭ用第１，第２ＳＢ５２，５３を介してラ
ッチ回路６５，６６に転送され、ラッチされる。
【００２２】ＳＡＭ用コモンバスドライバ６３は、シリ
アルアドレスＳＡ0 （コラムアドレスＣＡ0 ）に基づい
てラッチ回路６５，６６の一方を選択し、その選択した
ラッチ回路６５，６６にラッチされたデータを読み出
し、ＳＡＭ用出力バッファ６４を介して初期アドレスの
出力データＳＤ1 として出力する。
【００２３】この出力データＳＤ1 を出力している間
に、ＲＡＭ５１からＳＡＭ４２へのリード転送が終了す
る。そして、カウンタ４５は、クロック信号ＳＣをカウ
ントして初期アドレスに「＋１」したシリアルアドレス
ＳＡ1 〜ＳＡ8 をシリアルデコーダ４６へ出力する。シ
リアルデコーダ４６は、入力したシリアルアドレスＳＡ
1 〜ＳＡ8 に基づいて２つのレジスタ４２ａを選択す
る。それら選択したレジスタ４２ａに記憶されたデータ
は、それぞれシリアルデータバス線対SDB1，バーSDB1、
SDB2，バーSDB2を介してＳＡＭ用センスバッファ６１，
６２へ転送され、センスバッファ６１，６２にそれぞれ
ラッチされる。
【００２４】コモンバスドライバ６３は、シリアルアド
レスＳＡ0 に基づいてセンスバッファ６１，６２を選択
し、その選択したセンスバッファ６１，６２にラッチさ
れたデータを出力バッファ６４を介して初期アドレス＋
１の出力データＳＤ1 として出力する。
【００２５】このように、初期アドレスに応じたデータ
と、そのデータと共に読み出されるデータとをＲＡＭ５
１からラッチ回路６５，６６へ読み出し、シリアルアド
レスＳＡ0 に基づいて選択し、その選択したデータを出
力データＳＤ1 として出力する。そして、初期アドレス
＋１以後のデータは、ＳＡＭ４２から読み出したデータ
を出力データＳＤ1 として出力し、リード転送後のデー
タの読み出しを高速化するとともに、安定したデータを
出力することができる。
【００２６】しかしながら、上記したＶＲＡＭは、８ビ
ットのシリアル出力データＳＤ1 〜ＳＤ8 データを出力
するようになっている。即ち、上記したシリアル出力デ
ータＳＤ1 以外のシリアル出力データＳＤ2 〜ＳＤ8 の
読み出し回路においても、高速化するとともに、安定し
たデータを出力するために、ラッチ回路６５，６６をそ
れぞれの読み出し回路に設けている。その結果、ラッチ
回路６５，６６を形成するための面積が大きくなり、Ｖ
ＲＡＭのチップ面積が増大するという問題があった。
【００２７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、回路面積の増大を抑え
ることのできる半導体記憶装置を提供することにある。
【００２８】
【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、半導体記憶装置には、メモリセルアレ
イ１とシリアルレジスタ２とが設けられている。メモリ
セルアレイ１は、複数のワード線及びビット線対に接続
されたメモリセルにより構成され、それらのメモリセル
のうち、２つのメモリセルに記憶されたデータを同時に
読み出すことが可能となっている。そのメモリセルアレ
イ１から同時によみだされた２つのデータは、第１及び
第２のＲＡＭ用センスバッファ３，４にそれぞれ入力さ
れる。第１，第２センスバッファ３，４は、それぞれ入
力したデータを増幅し、その増幅したデータをＲＡＭ用
コモンバスドライバ５へ出力する。
【００２９】コモンバスドライバ５は、両センスバッフ
ァ３，４から出力されたデータのうちの一方を選択し、
その選択したデータをＲＡＭ用コモンバスＣＢを介して
出力する。ＲＡＭ用出力バッファ６は、ＲＡＭ用コモン
バスバッファ５から出力されたデータを入力し、出力デ
ータＤ1 として外部へ出力する。
【００３０】シリアルレジスタ２は転送回路７を介して
メモリセルアレイ１に接続されている。転送回路７は、
メモリセルアレイ１に記憶されたデータのうち、外部か
ら供給されたロウアドレス信号ＲＡに基づいて選択され
た複数のメモリセルに記憶されたデータをシリアルレジ
スタ２へ転送する。シリアルレジスタ２には、シリアル
アドレスカウンタ８が接続されている。カウンタ８は、
外部から供給されるコラムアドレス信号ＣＡに基づいた
て先頭データの初期アドレスを指定するシリアルアドレ
ス信号ＳＡを生成しシリアルレジスタ２へ出力するとと
もに、入力したシステムクロック信号ＳＣをカウント
し、そのカウントを初期アドレスに加算したシリアルア
ドレス信号ＳＡを順次生成しシリアルレジスタ２へ出力
する。
【００３１】シリアルレジスタ２は、メモリセルアレイ
１から転送された複数のデータを記憶するとともに、シ
リアルアドレスカウンタ８から出力されるシリアルアド
レス信号ＳＡを入力し、そのシリアルアドレス信号ＳＡ
に応じて記憶したデータを順次出力する。ＳＡＭ用セン
スバッファ９は、シリアルレジスタ２から出力されるデ
ータを入力し、その入力したデータをラッチするととも
に、そのラッチしたデータを出力する。ＳＡＭ用コモン
バスドライバ１０は、ＳＡＭ用コモンバスＳＣＢに接続
され、ＳＡＭ用センスバッファ９から出力されるデータ
を入力し、その入力したデータをＳＡＭ用コモンバスＳ
ＣＢを介して出力する。ＳＡＭ用出力バッファ１１は、
ＳＡＭ用コモンバスＳＣＢに接続され、コモンバスＳＣ
Ｂを介して入力したデータをシリアル出力データＳＤ1
として出力する。
【００３２】ＲＡＭ用コモンバスＣＢにはラッチ回路１
２が接続されている。ラッチ回路１２には、初期アドレ
スに応じてメモリセルアレイ１から読み出されたデータ
がＲＡＭ用コモンバスドライバ５を介して入力される。
ラッチ回路１２は、その入力したデータをラッチすると
ともに、ＳＡＭ用コモンバスドライバ１０へ出力する。
コモンバスドライバ１０は、先頭データの初期アドレス
の場合にはラッチ回路１２から出力されるデータを選択
し、初期アドレスの次のアドレス以降のアドレスの場合
にはＳＡＭ用センスバッファ９から出力されるデータを
選択し、その選択したデータに基づいて出力バッファ１
１を介してシリアル出力データＳＤ1 を出力する。
【００３３】
【作用】従って、本発明によれば、コモンバスＣＢにラ
ッチ回路１２を接続し、メモリセルアレイ１から同時に
読み出される２つのデータのうち、シリアルレジスタ２
からデータを読み出す初期アドレスに応じたデータをラ
ッチする。そして、そのラッチされたデータはＳＡＭ用
コモンバスドライバ１０、出力バッファ１１を介してシ
リアル出力データＳＤ1 として出力される。その結果、
従来のように、ラッチ回路をＲＡＭ用センスバッファ
３，４に対してそれぞれ接続する場合に比べて回路面積
を減少させることができるので、高速な読み出しを行な
うことができるとともに、回路面積の増大を抑えること
ができる。
【００３４】
【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。尚、説明の便宜上、従来と同様
の構成については同一の符号を付してその説明を一部省
略する。
【００３５】図２に示すように、本実施例においては、
ラッチ回路２１はＲＡＭ用コモンバスＣＢに接続されて
いる。ＲＡＭ用コモンバスＣＢは、従来と同様に、メモ
リセルアレイ３２の各ブロック３２ａ，３２ｂに接続さ
れ、各ブロック３２ａ，３２ｂから読み出されたデータ
がコモンバスＣＢを介して出力バッファ５５に入力さ
れ、出力データＤ1 として出力される。
【００３６】また、コモンバスＣＢには、従来と同様に
リセット用のＭＯＳトランジスタ５６が接続されてい
る。但し、本実施例のＭＯＳトランジスタ５６のゲート
には、リセット信号RST のみが入力されている。リセッ
ト信号RST は、従来技術で述べたように、外部から入力
されるロウ信号バーＲＡＳに基づいて入力回路３３によ
り生成される制御信号であって、ロウ信号バーＲＡＳの
立ち上がりを所定の時間遅延させた信号である。即ち、
ロウ信号バーＲＡＳがＬレベルになるとリセット信号RS
T もＬレベルとなり、ロウ信号バーＲＡＳがＨレベルに
なると、リセット信号RST は所定時間遅れてＨレベルと
なる。従って、ＭＯＳトランジスタ５６は、ロウ信号バ
ーＲＡＳがＨレベルになってから所定時間遅れてオンと
なり、コモンバスＣＢの電位を高電位側電源Ｖccにする
リセットを行なう。そして、このリセットは、次にロウ
信号バーＲＡＳがＬレベルになるまで継続される。
【００３７】図３は、本実施例のＲＡＭ部３１の一部回
路図であって、読み出し回路５０の回路図である。図３
に示すように、第１センスバッファ５２は、その入力端
子と出力端子とを互いに接続した２つのインバータ回路
５２ａ，５２ｂにより構成され、ＰチャネルＭＯＳトラ
ンジスタ（ＰＭＯＳトランジスタ）５２c をより高電位
側電源Ｖccに接続されている。ＰＭＯＳトランジスタ５
２ｃのゲートには、インバータ回路５２ｄを介して活性
化信号ＳＢＥが入力され、Ｈレベルの活性化信号ＳＢＥ
が入力されるとオンとなり、インバータ回路５２ａ，５
２ｂに高電位側電源Ｖccを供給する。従って、第１セン
スバッファ５２は、Ｈレベルの活性化信号ＳＢＥに基づ
いて活性化し、ＲＡＭ５１から入力したデータを増幅
し、出力する。
【００３８】尚、第２センスバッファ５３の構成は、第
１センスバッファ５２の構成と同一であるので、図示及
びその説明を省略する。また、活性化信号ＳＢＥは、図
６に示す入力回路３３により生成される。
【００３９】第１，第２ＳＢ５２，５３から出力された
データは、切換回路７１に入力される。切換回路７１
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとからなるトランスファゲート７１ａ，７
１ｂにより構成されている。そして、各トランスファゲ
ート７１ａ，７１ｂは、そのゲート端子にコラムアドレ
ス信号ＣＡ0 を直接、又はインバータ回路７１ｃを介し
て入力している。従って、コラムアドレス信号ＣＡ0 が
Ｌレベルの場合、トランスファゲート７１ａがオンとな
り第１センスバッファ５２からのデータが出力される。
一方、コラムアドレス信号ＣＡ0 がＨレベルの場合、ト
ランスファゲート７１ｂがオンとなり第２センスバッフ
ァ５３からのデータが出力される。
【００４０】切換回路７１からコラムアドレス信号ＣＡ
0 に基づいて出力されるデータは、インバータ回路７２
を介してコモンバスドライバ５４に入力される。コモン
バスドライバ５４は、４個のＰＭＯＳトランジスタ５４
ａ〜５４ｄ、４個のＮＭＯＳトランジスタ５４ｅ〜５４
ｈ，インバータ回路５４ｉにより構成されている。高電
位側電源Ｖccと低電位側電源Ｖss間には、ＰＭＯＳトラ
ンジスタ５４ａとＮＭＯＳトランジスタ５４ｅ，５４ｆ
とが、ＰＭＯＳトランジスタ５４ｂ，５４ｃとＮＭＯＳ
トランジスタ５４ｇとが、ＰＭＯＳトランジスタ５４ｄ
とＮＭＯＳトランジスタ５４ｈとが直列に接続されてい
る。ＰＭＯＳトランジスタ５４ａとＮＭＯＳトランジス
タ５４ｆとのゲートには、第１又は第２のセンスバッフ
ァにより増幅されたデータが入力される。
【００４１】ＰＭＯＳトランジスタ５４ａのドレイン
は、ＰＭＯＳトランジスタ５４ｂ、５４ｃ間に接続され
るとともに、ＰＭＯＳトランジスタ５４ｄのゲートに接
続されている。ＮＭＯＳトランジスタ５４ｆのドレイン
は、ＰＭＯＳトランジスタ５４ｃとＮＭＯＳトランジス
タ５４ｇ間に接続されるとともに、ＮＭＯＳトランジス
タ５４ｈのゲートに接続されている。ＰＭＯＳトランジ
スタ５４ｂとＮＭＯＳトランジスタ５４ｅのゲートには
活性化信号BKS0Z が入力されている。ＰＭＯＳトランジ
スタ５４ｃとＮＭＯＳトランジスタ５４ｇのゲートには
インバータ回路５４ｉを介して活性化信号BKS0Z が入力
されている。尚、活性化信号BKS0Z は、ブロック３２ａ
のコモンバスドライバ５４に入力され、ブロック３２ｂ
のコモンバスドライバ５４には、活性化信号BKS1Z が入
力されている。
【００４２】活性化信号BKS0Z ，BKS1Z は、入力回路３
３によりロウアドレス信号ＲＡ8 とロウ信号バーＲＡＳ
とに基づいて生成される。即ち、ロウ信号バーＲＡＳが
Ｈレベルの時、活性化信号BKS0Z ，BKS1Z は共にＬレベ
ルとなる。ロウ信号バーＲＡＳがＬレベルであってロウ
アドレス信号ＲＡ8 がＬレベルのとき、活性化信号BKS0
Z はＨレベル、活性化信号BKS1Z はＬレベルとなる。ま
た、ロウ信号バーＲＡＳがＬレベルであってロウアドレ
ス信号ＲＡ8 がＨレベルのとき、活性化信号BKS0Z はＬ
レベル、活性化信号BKS1Z はＨレベルとなる。
【００４３】従って、活性化信号BKS0Z （BKS1Z ）がＨ
レベルの時、ＰＭＯＳトランジスタ５４ｂとＮＭＯＳト
ランジスタ５４ｇとはオフに制御され、ＰＭＯＳトラン
ジスタ５４ｃとＮＭＯＳトランジスタ５４ｅとはオンに
制御される。その結果、ＰＭＯＳトランジスタ５４ａと
ＮＭＯＳトランジスタ５４ｆとからなるインバータ回路
と、ＰＭＯＳトランジスタ５４ｄとＮＭＯＳトランジス
タ５４ｈとからなるインバータ回路とにより入力したデ
ータを増幅し、コモンバスＣＢを介して出力バッファ５
５へ出力するとともに、ラッチ回路２１へ出力する。
【００４４】逆に、活性化信号BKS0Z （BKS1Z ）がＬレ
ベルの時、ＰＭＯＳトランジスタ５４ｂとＮＭＯＳトラ
ンジスタ５４ｇとはオンに制御され、ＰＭＯＳトランジ
スタ５４ｃとＮＭＯＳトランジスタ５４ｅとはオフに制
御される。その結果、ＰＭＯＳトランジスタ５４ｄとＮ
ＭＯＳトランジスタ５４ｈとは、共にオフとなり、両Ｍ
ＯＳトランジスタ５４ｄ，５４ｈ間をハイインピーダン
ス状態にして、他のコモンバスドライバ５４から出力さ
れるデータを有効にしている。
【００４５】出力バッファ５５は、トランスファゲート
５５ａ，５５ｂ、ラッチ回路５５ｃ，５５ｄ、出力トラ
ンジスタ５５ｅ，５５ｆ、インバータ回路５５ｇ及びリ
セット回路５５ｈにより構成されている。トランスファ
ゲート５５ａ，５５ｂのゲートには、入力回路３３によ
り生成される制御信号OPT が直接入力されるとともに、
インバータ回路５５ｉを介して入力されている。そし
て、トランスファゲート５５ａ，５５ｂは、Ｈレベルの
制御信号OPT を入力すると共にオンとなる。
【００４６】コモンバスドライバ５４から入力されたデ
ータは、トランスファゲート５５ａ、ラッチ回路５５ｃ
を介して出力トランジスタ５５ｅのゲートに入力される
とともに、インバータ回路５５ｇ、トランスファゲート
５５ｂ、ラッチ回路５５ｄを介して出力トランジスタ５
５ｆのゲートに入力される。出力トランジスタ５５ｅ，
５５ｆはＮＭＯＳトランジスタよりなり、高電位側電源
Ｖccと低電位側電源Ｖssとの間に直列に接続されてい
る。そして、出力バッファ５５は、コモンバスドライバ
５４から入力したデータを出力データＤ1 として外部へ
出力する。
【００４７】また、出力バッファ５５のトランスファゲ
ート５５ａとラッチ回路５５ｃ間と、トランスファゲー
ト５５ｂとラッチ回路５５ｄ間とには、リセット回路５
５ｈが接続されている。リセット回路５５ｈは、ＰＭＯ
Ｓトランジスタにより構成され、そのゲートには入力回
路３３により生成される制御信号OPD が入力されてい
る。そしてリセット回路５５ｈは、Ｌレベルの制御信号
OPD を入力すると各ラッチ回路５５ｃ，５５ｄの入力を
高電位側電源Ｖcc、即ちＨレベルにする。すると、出力
トランジスタ５５ｅ，５５ｆは、そのゲートがＬレベル
となるので、オフとなり、ＲＡＭ出力はハイインピーダ
ンスとなる。
【００４８】図４は、本実施例のＳＡＭ部４１の一部回
路図であって、シリアル読み出し回路６０の回路図であ
る。図４に示すように、ラッチ回路２１は、インバータ
回路２１ａ〜２１ｅ、トランスファゲート２１ｆ，２１
ｇにより構成されている。トランスファゲート２１ｆ，
２１ｇは、それぞれＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとにより構成され、制御信号RDLXに基づいて
オン・オフ制御される。制御信号RDLXは、ロウ信号バー
ＲＡＳとデータトランスファ信号バーＤＴとに基づいて
入力回路３３により生成される。即ち、入力回路３３
は、ロウ信号バーＲＡＳが立ち下がるとＨレベルの制御
信号RDLXを出力し、データトランスファ信号バーＤＴが
立ち上がるとＬレベルの制御信号RDLXを出力する。即
ち、制御信号RDLXは、転送モードになるとＨレベルとな
り、リード転送になってＲＡＭ５１からＳＡＭ４２への
転送が開始されるとＬレベルとなる。
【００４９】そして、トランスファゲート２１ｆを構成
するＮＭＯＳトランジスタとトランスファゲート２１ｇ
を構成するＰＭＯＳトランジスタのゲートには制御信号
RDLXが直接入力される。また、トランスファゲート２１
ｆを構成するＰＭＯＳトランジスタのゲートとトランス
ファゲート２１ｇを構成するＮＭＯＳトランジスタのゲ
ートにはインバータ回路２１ａを介して制御信号RDLXが
入力される。従って、制御信号RDLXがＨレベルのとき、
トランスファゲート２１ｆがオンに、トランスファゲー
ト２１ｇがオフに制御される。
【００５０】制御信号RDLXがＨレベル、即ち転送モード
に入ると、トランスファゲート２１ｆがオン、トランス
ファゲート２１ｇがオフに制御され、ラッチ回路２１
は、ＲＡＭ用コモンバスＣＢのデータをインバータ回路
２１ｂ，２１ｃに入力する。そして、制御信号RDLXがＬ
レベル、即ちリード転送が開始されると、トランスファ
ゲート２１ｆがオフ、トランスファゲート２１ｇがオン
に制御され、コモンバスＣＢのデータはインバータ回路
２１ｂ，２１ｃにラッチされる。更に、インバータ回路
２１ｂ，２１ｃにラッチされたデータは、インバータ回
路２１ｄ，２１ｅを介してＳＡＭ用コモンバスドライバ
６３へ出力される。
【００５１】一方、ＳＡＭ４２から読み出されたデータ
は、第１，第２のセンスバッファ６１，６２へ入力され
る。第１のセンスバッファ６１は、ラッチ型センスバッ
ファであって、ラッチ６１ａとフリップフロップ６１ｂ
とから構成される。ラッチ６１ａは、高電位側電源Ｖcc
に接続されるとともに、活性化信号SSBEを入力してい
る。従って、センスバッファ６１は、Ｌレベルの活性化
信号SSBEを入力すると活性化し、ＳＡＭ４２から入力し
たデータをラッチするとともに、フリップフロップ６１
ｂを介してＳＡＭ用コモンバスドライバ６３へ出力す
る。尚、第２のセンスバッファ６２の構成は、第１のセ
ンスバッファ６１の構成と同じであるので、その説明を
省略する。
【００５２】ＳＡＭ用コモンバスドライバ６３は、ナン
ド回路６３ａ〜６３ｄ、インバータ回路６３ｅ〜６３ｇ
により構成されている。ナンド回路６３ａは、ラッチ回
路２１からのデータと、制御信号RDOEZ とを入力してい
る。制御信号RDOEZ は、入力回路３３により生成される
制御信号であって、図５に示すように、データトランス
ファ信号バーＤＴの立ち上がりに基づいて、その立ち上
がりから所定時間Ｈレベルとなる信号である。この制御
信号RDOEZ がＨレベルである時間は、システムクロック
信号ＳＣに基づいてＳＡＭ４２の初期アドレスに応じた
データが読み出されるより長く設定されている。また、
制御信号RDOEZ は、システムクロック信号ＳＣに基づい
てＳＡＭ４２から初期アドレスの次のデータが読み出さ
れるよりも短く設定されている。従って、ナンド回路６
３ａは、制御信号RDOEZ がＨレベルである間、即ちＳＡ
Ｍ４２の初期アドレスに応じたデータが読み出される
間、ＲＡＭ５１から読み出され、ラッチ回路２１により
ラッチされたデータをナンド回路６３ｄへ出力する。
【００５３】ナンド回路６３ｂは、センスバッファ６１
から出力されたデータと、シリアルアドレス信号ＳＡ0
と、インバータ回路６３ｅを介した制御信号RDOEZ とを
入力している。従って、ナンド回路６３ｂは、シリアル
アドレス信号ＳＡ0 がＨレベルであって、制御信号RDOE
Z がＬレベルのときに、センスバッファ６１から入力し
たデータをナンド回路６３ｄへ出力する。
【００５４】ナンド回路６３ｃは、センスバッファ６１
から出力されたデータと、インバータ回路６３ｆを介し
たシリアルアドレス信号ＳＡ0 と、インバータ回路６３
ｅを介して制御信号RDOEZ とを入力している。従って、
ナンド回路６３ｂは、シリアルアドレス信号ＳＡ0 がＬ
レベルであって、制御信号RDOEZ がＬレベルのときに、
センスバッファ６２から入力したデータをナンド回路６
３ｄへ出力する。
【００５５】従って、ナンド回路６３ｄは、制御信号RD
OEZ がＨレベルのときにラッチ回路２１にラッチされた
データを入力し、制御信号RDOEZ がＬレベルのときに、
センスバッファ６１又はセンスバッファ６２にラッチさ
れたデータが入力される。そして、ナンド回路６３ｄ
は、入力したデータをインバータ回路６３ｇを介してＳ
ＡＭ用出力バッファ６４へ出力する。ＳＡＭ用出力バッ
ファ６４は、ナンド回路６４ａ，６４ｂ、フリップフロ
ップ６４ｃ、ノア回路６４ｄ，６４ｅ、インバータ回路
６４ｆ、出力トランジスタ６４ｇ，６４ｈにより構成さ
れている。ナンド回路６４ａは、コモンバスドライバ６
３からのデータを入力するとともに、制御信号SOP を入
力している。ナンド回路６４ｂは、コモンバスドライバ
６３からのデータを入力するとともに、インバータ回路
６４ｆを介して制御信号SOP を入力している。ナンド回
路６４ａ，６４ｂの出力は、フリップフロップ６４ｃを
介してノア回路６４ｄ，６４ｅにそれぞれ入力される。
制御信号SOP は、入力回路３３によってシステムクロッ
ク信号ＳＣに基づいて生成される。そして、ナンド回路
６４ａ，６４ｂは、制御信号SOPがＨレベルのときに入
力したデータをフリップフロップ６４ｃ，６４ｄへそれ
ぞれ出力する。
【００５６】ノア回路６４ｄ，６４ｅは、シリアルイネ
ーブル信号ＳＥを入力している。シリアルイネーブル信
号ＳＥは、入力回路３３によって外部から入力されるシ
リアルイネーブル信号バーＳＥに基づいて生成される。
ノア回路６４ｄ，６４ｅの出力端子は、それぞれ出力ト
ランジスタ６４ｇ，６４ｈのゲートに接続されている。
出力トランジスタ６４ｇ，６４ｈはＮＭＯＳトランジス
タであって、高電位側電源Ｖccと低電位側電源Ｖss間に
直列に接続され、両出力トランジスタ６４ｇ，６４ｈ間
の出力端子からシリアル出力データＳＤ1 を出力する。
【００５７】そして、シリアルイネーブル信号ＳＥがＬ
レベルのとき、ノア回路６４ｄ，６４ｅは入力したデー
タをそれぞれ出力トランジスタ６４ｇ，６４ｈへ出力す
る。出力トランジスタ６４ｇ，６４ｈは、そのゲートに
入力したデータに応じて一方がオンとなり、出力データ
ＳＤ1 を出力する。また、シリアルイネーブル信号ＳＥ
がＨレベルのとき、ノア回路６４ｄ，６４ｅはＬレベル
の信号を出力トランジスタ６４ｇ，６４ｈへ出力する。
出力トランジスタ６４ｇ，６４ｈは、Ｌレベルの信号に
基づいて共にオフとなり、出力端子をハイインピーダン
ス状態にする。
【００５８】次に、上記のように構成されたＶＲＡＭの
動作を図５に従って説明する。リード転送時モードにお
いて、図５に示すように、ロウ信号バーＲＡＳが立ち下
がるときには、Ｌレベルのデータトランスファ信号バー
ＤＴが外部から入力される。そして、ロウ信号バーＲＡ
Ｓの立ち下がりに基づいて、入力回路３３によりＨレベ
ルとなる制御信号RDLXが生成され出力される。
【００５９】ロウアドレスバッファ３５は、ロウ信号バ
ーＲＡＳの立ち下がりに基づいて入力したアドレス信号
Ａ0 〜Ａ8 からロウアドレス信号ＲＡ0 〜ＲＡ8 を生成
し、ロウデコーダ３６へ出力する。ロウデコーダ３６
は、入力したロウアドレス信号ＲＡ0 〜ＲＡ8 に基づい
て１本のワード線WLを選択する。すると、ワード線WLに
接続されたメモリセルのデータがビット線対BL，バーBL
に読み出され、センスアンプ３８により増幅される。
【００６０】次に、コラムアドレスバッファ３４は、コ
ラム信号バーＣＡＳの立ち下がりに基づいてコラムアド
レス信号ＣＡ0 〜ＣＡ8 を生成し、コラムデコーダ３７
及びシリアルアドレスカウンタ４５へ出力する。
【００６１】まず、コラムアドレス信号ＣＡ8 に基づい
て、図２に示すブロック３２ａ，３２ｂの一方が選択さ
れる。図７に示すように、コラムデコーダ３７は、コラ
ムアドレス信号ＣＡ1 〜ＣＡ8 に基づいて２組のビット
線対BL，バーBLを選択し、その選択したビット線対BL，
バーBLに読み出されたデータを第１，第２データバス線
対DB1 ，バーDB1 、DB2 ，バーDB2 を介して第１，第２
センスバッファ（ＳＢ）５２，５３へ出力する。図３に
示すように、第１，第２センスバッファ（ＳＢ）５２，
５３は、活性化信号SBE により活性化し、ＲＡＭ５１か
ら読み出されたデータをそれぞれ増幅し、出力する。
【００６２】第１，第２ＳＢ５２，５３から出力された
データは、切換回路７１に入力される。切換回路７１
は、コラムアドレス信号ＣＡ0 を入力し、そのコラムア
ドレス信号ＣＡ0 に基づいて一方のトランスファゲート
をオンに制御してデータを出力する。その切換回路７１
から出力されるデータは、インバータ回路７２を介して
コモンバスドライバ５４に入力される。
【００６３】コモンバスドライバ５４は、入力した活性
化信号BKS0Z ，BKS1Z に基づいて活性化し、入力したデ
ータをコモンバスＣＢを介して出力バッファ５５へ出力
するとともに、ラッチ回路２１へ出力する。
【００６４】図４に示すように、ラッチ回路２１は、入
力回路３３により生成された制御信号RDLXを入力し、そ
の制御信号RDLXに基づいてＲＡＭ部３１のコモンバスド
ライバ５４から入力したデータをラッチする。そして、
ラッチ回路２１は、そのラッチした信号を制御信号RDOE
Z に基づいてＳＡＭ用コモンバスドライバ６３へ出力す
る。
【００６５】一方、ＳＡＭ部４１の転送制御回路４４
は、データトランスファ信号バーＤＴを入力し、そのデ
ータトランスファ信号バーＤＴの立ち上がりに基づいて
所定の期間だけ転送ゲート４３をオンに制御する。この
転送ゲート４３がオンに制御されている間に、メモリセ
ルアレイ３２の各ビット線対BL，バーBLに読み出された
データが、転送ゲート４３を介してシリアルレジスタ４
２へ転送される。そして、転送されたデータは、シリア
ルレジスタ４２の各レジスタ４２ａに記憶される。
【００６６】カウンタ４５は、入力したコラムアドレス
信号ＣＡ0 〜ＣＡ8 に基づいて初期番地を指定するシリ
アルアドレス信号ＳＡ0 〜ＳＡ8 を生成し、出力する。
シリアルデコーダ４６は、シリアルアドレス信号ＳＡ1
〜ＳＡ8 を入力し、そのアドレス信号ＳＡ1 〜ＳＡ8 に
基づいてレジスタ４２ａに記憶されたデータをシリアル
データバス線対SDB1，バーSDB1、SDB2，バーSDB2を介し
て第１，第２ＳＢ６１，６２へ出力する。第１，第２Ｓ
Ｂ６１，６２は、入力した活性化信号SSBEに基づいて活
性化し、レジスタ４２ａから読み出されたデータをそれ
ぞれラッチするとともに、そのラッチしたデータをＳＡ
Ｍ用コモンバスドライバ６３へ出力する。
【００６７】このとき、コモンバスドライバ６３には、
シリアルアドレス信号ＳＡ0 と制御信号RDOEZ とに基づ
いて、ラッチ回路２１、各ＳＢ６１，６２にラッチされ
出力されるデータが入力される。即ち、制御信号RDOEZ
がＨレベルの場合、即ち、初期アドレスの場合には、コ
モンバスドライバ６３は、ラッチ回路２１から出力され
たデータを入力する。そして、コモンバスドライバ６３
は、入力したデータを出力バッファ６４を介して先頭デ
ータとして出力する。
【００６８】制御信号RDOEZ がＬレベルの場合、コモン
バスドライバ６３は、シリアルアドレス信号ＳＡ0 に基
づいて第１，第２ＳＢ６１，６２からのデータを入力す
る。そして、コモンバスドライバ６３は、入力したデー
タを出力バッファ６４を介してシリアル出力データＳＤ
1 として出力する。
【００６９】このように、本実施例では、ラッチ回路２
１をＲＡＭ用コモンバスＣＢに接続した。そして、シリ
アルレジスタ４２から初期アドレスに応じたデータを読
み出す場合に、その初期アドレスを指定するコラムアド
レス信号ＣＡ0 〜ＣＡ8 に応じたデータと、そのデータ
とともに読み出されるデータとをメモリセルアレイ３２
から読み出し、第１，第２ＳＢ５２，５３にてそれぞれ
増幅する。そして、それらの増幅したデータのうち、コ
ラムアドレス信号ＣＡ0 に対応するデータを選択し、そ
の選択したデータをＲＡＭ用コモンバスドライバ５４、
コモンバスＣＢを介してラッチ回路２１にラッチする。
そして、そのラッチ回路２１にラッチされたデータをシ
ルアルレジスタ４２から初期アドレスに応じて読み出し
たデータとして、ＳＡＭ用コモンバスドライバ６３、出
力バッファ６４を介してシリアル出力データＳＤ1 とし
て出力するようにした。
【００７０】その結果、ラッチ回路２１のみでシリアル
レジスタ４２から読み出されるデータの高速化を図るこ
とができ、従来のように、ラッチ回路６５，６６を設け
る必要がなく、回路面積の増大を抑えることができる。
【００７１】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 １）上記実施例では、出力データが８ビット構成のＶＲ
ＡＭに応用したが、１ビット又は２，４，１６ビット等
の複数ビットの出力データの構成のＶＲＡＭに応用して
もよい。出力データのビット数が多いほど効果がある。
【００７２】２）上記実施例において、図３に示す第
１，第２ＳＢ５２，５３、切換回路７１、コモンバスド
ライバ５４、出力バッファ５５、図４に示すラッチ回路
２１、第１，第２ＳＢ６１，６２、コモンバスドライバ
６３、出力バッファ６４の構成を、適宜変更して実施す
る。
【００７３】
【発明の効果】以上詳述したように、本発明によれば、
回路面積の増大を抑えることの可能な半導体記憶装置を
提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施例のＶＲＡＭを説明する一部ブロック
回路図である。
【図３】 一実施例のＲＡＭ部の要部回路図である。
【図４】 一実施例のＳＡＭ部の要部回路図である。
【図５】 ＶＲＡＭの動作を説明する波形図である。
【図６】 一般的なＶＲＡＭの構成を示すブロック回路
図である。
【図７】 従来のＶＲＡＭを説明する一部ブロック回路
図である。
【図８】 メモリセルアレイの要部回路図である。
【図９】 シリアルレジスタの要部回路図である。
【符号の説明】
１ メモリセルアレイ ２ シリアルレジスタ ３，４ ＲＡＭ用センスバッファ ５ ＲＡＭ用コモンバスドライバ ６ ＲＡＭ用出力バッファ ７ 転送回路 ８ シリアルアドレスカウンタ ９ ＳＡＭ用センスバッファ １０ ＳＡＭ用コモンバスドライバ １１ ＳＡＭ用出力バッファ １２ ラッチ回路 ＣＢ ＲＡＭ用コモンバス ＳＣＢ ＳＡＭ用コモンバス ＳＡ シリアルアドレス信号 ＣＡ コラムアドレス信号 ＳＣ システムクロック信号 ＲＡ ロウアドレス信号 Ｄ1 出力データ ＳＤ1 シリアル出力データ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線及びビット線対に接続さ
    れたメモリセルにより構成され、それらのメモリセルの
    うち、２つのメモリセルに記憶されたデータを同時に読
    み出すことが可能なメモリセルアレイと、 前記メモリセルアレイから読み出された２つのデータを
    それぞれ入力し、その入力したデータを増幅して出力す
    る第１及び第２のＲＡＭ用センスバッファと、 前記第１及び第２のＲＡＭ用センスバッファから出力さ
    れたデータのうちの一方を選択し、その選択したデータ
    をＲＡＭ用コモンバスを介して出力するＲＡＭ用コモン
    バスドライバと、 前記ＲＡＭ用コモンバスバッファから出力されたデータ
    を入力し、出力データとして外部へ出力するＲＡＭ用出
    力バッファと、 前記メモリセルアレイに接続され、該メモリセルアレイ
    に記憶されたデータのうち、外部から供給されるロウア
    ドレス信号に基づいて選択されたワード線に接続された
    複数のメモリセルに記憶されたデータを転送する転送回
    路と、 外部から供給されるコラムアドレス信号に基づいた先頭
    データの初期アドレスを指定するシリアルアドレス信号
    を生成し出力するとともに、入力したシステムクロック
    信号をカウントし、そのカウントを前記初期アドレスに
    加算したシリアルアドレス信号を順次生成し出力するシ
    リアルアドレスカウンタと、 前記転送回路に基づいて転送された複数のデータを記憶
    するとともに、前記シリアルアドレスカウンタから出力
    されるシリアルアドレス信号を入力し、そのシリアルア
    ドレス信号に応じて記憶したデータを順次出力するシリ
    アルレジスタと、 前記シリアルレジスタから出力されるデータを入力し、
    その入力したデータをラッチするとともに、そのラッチ
    したデータを出力するＳＡＭ用センスバッファと、 ＳＡＭ用コモンバスに接続され、前記ＳＡＭ用センスバ
    ッファから出力されるデータを入力し、その入力したデ
    ータをＳＡＭ用コモンバスを介して出力するＳＡＭ用コ
    モンバスドライバと、 前記ＳＡＭ用コモンバスに接続され、該コモンバスを介
    して入力したデータをシリアル出力データとして出力す
    るＳＡＭ用出力バッファとを備えた半導体記憶装置にお
    いて、 前記ＲＡＭ用コモンバスにはラッチ回路を接続し、 そのラッチ回路には、初期アドレスに応じてメモリセル
    アレイから読み出した先頭データをラッチし、 前記ＳＡＭ用コモンバスドライバは、初期アドレスの場
    合にはそのラッチ回路にラッチされ出力される先頭デー
    タを選択し、初期アドレスの次のアドレス以降のアドレ
    スの場合には前記ＳＡＭ用センスバッファにラッチされ
    出力されるデータを選択し、その選択したデータをＳＡ
    Ｍ用コモンバスを介して出力するようにした半導体記憶
    装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、 前記ＲＡＭ用コモンバスはリセット用ＭＯＳトランジス
    タを介して高電位側電源に接続され、該リセット用ＭＯ
    Ｓトランジスタは、外部から入力されるロウアドレスス
    トローブ信号に基づいてオン・オフ制御されるようにし
    た半導体記憶装置。
  3. 【請求項３】 ロウアドレス信号とコラムアドレス信号
    とに基づいて選択されるメモリセルアレイ上のメモリセ
    ルのデータをセンスバッファ及びコモンバスドライバを
    介して出力バッファに出力するＲＡＭ用データ読み出し
    回路と、 リード転送モードにおいて、前記ロウアドレス信号にて
    選択されるワード線に接続された各メモリセルのデータ
    をシルアルレジスタに記憶し、シリアルアドレスカウン
    タのアドレスに基づいて該各データをシリアルレジスタ
    からセンスバッファ、コモンバスドライバ及び出力バッ
    ファを介して読み出すＳＡＭ用データ読み出し回路とを
    備えた半導体記憶装置において、 前記リード転送モードにおいて、ロウアドレス信号とコ
    ラムアドレス信号とに基づいて読み出されてＲＡＭ用デ
    ータ読み出し回路のコモンバスドライバから出力される
    データをラッチするラッチ回路を設け、 前記ＳＡＭ用データ読み出し回路のコモンバスドライバ
    を、ラッチ回路に記憶したデータを出力バッファに出力
    した後にシリアルレジスタからデータを順次出力バッフ
    ァに出力させるようにしたことを特徴とする半導体記憶
    装置。
  4. 【請求項４】 ロウアドレス信号にて選択されるワード
    線に接続された各メモリセルのデータをシリアルレジス
    タに記憶し、シリアルアドレスカウンタのアドレスに基
    づいて該各データをシリアウレジスタからセンスバッフ
    ァ、コモンバスドライバ及び出力バッファを介して読み
    出す半導体記憶装置におけるシリアルデータ読み出し方
    法において、 前記ロウアドレス信号と、そのロウアドレス信号ととも
    に入力されるコラムアドレス信号とに基づいて選択され
    るメモリセルのデータを、前記シリアルデータの先頭デ
    ータとしてラッチ回路に記憶させ、そのラッチ回路に記
    憶した先頭データを出力バッファに出力した後にシリア
    ルレジスタからデータを順次出力バッファに出力させる
    ようにした半導体記憶装置におけるシリアルデータ読み
    出し方法。
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