JPH05267338A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267338A JPH05267338A JP4092321A JP9232192A JPH05267338A JP H05267338 A JPH05267338 A JP H05267338A JP 4092321 A JP4092321 A JP 4092321A JP 9232192 A JP9232192 A JP 9232192A JP H05267338 A JPH05267338 A JP H05267338A
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- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- arsenic
- concentration
- semiconductor device
- Prior art date
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造の半導体装置の製造方法におい
て、サイドウォール下部へのホットエレクトロン注入に
起因した素子の駆動能力の低下を抑制するように構成す
る。 【構成】 Ｐ型半導体基板１にフィールド酸化膜２とゲ
ート酸化膜３及びゲート電極４を形成し、フィールド酸
化膜２とゲート電極４をマスクとして、リンＰと砒素As
をイオン注入して熱処理することによって低濃度ソース
・ドレイン領域５を拡散形成する。この拡散の際に、リ
ンと砒素の拡散係数の差により、主としてリンよりなる
相対的に低濃度の領域５′と砒素を多く含む相対的に高
濃度の領域５″に分けられる。次いでゲート電極４にサ
イドウォール６を形成し、これらをマスクとして砒素を
高濃度でイオン注入し、熱処理により高濃度ソース・ド
レイン領域７を形成する。
て、サイドウォール下部へのホットエレクトロン注入に
起因した素子の駆動能力の低下を抑制するように構成す
る。 【構成】 Ｐ型半導体基板１にフィールド酸化膜２とゲ
ート酸化膜３及びゲート電極４を形成し、フィールド酸
化膜２とゲート電極４をマスクとして、リンＰと砒素As
をイオン注入して熱処理することによって低濃度ソース
・ドレイン領域５を拡散形成する。この拡散の際に、リ
ンと砒素の拡散係数の差により、主としてリンよりなる
相対的に低濃度の領域５′と砒素を多く含む相対的に高
濃度の領域５″に分けられる。次いでゲート電極４にサ
イドウォール６を形成し、これらをマスクとして砒素を
高濃度でイオン注入し、熱処理により高濃度ソース・ド
レイン領域７を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特にＣ
ＭＯＳ半導体装置の製造方法に関する。
ＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳデバイスにおいては、高
速化・高集積化のために微細化が進められているが、こ
の微細化によってゲート長が短くなると、特にＮチャネ
ルＭＯＳＦＥＴにおいて、ドレイン領域近傍の高電界に
起因したホットキャリヤの発生によって、反転電圧や相
互コンダクタンスなどの特性が変動するため、信頼性が
著しく低下する。このため、特にゲート長が１μｍ以下
のＮチャネルＭＯＳＦＥＴにおいては、例えば「超高速
ＭＯＳデバイス」（香山晋編，昭和61年２月10日，培風
館発行，第40〜41頁）に記載されているようなＬＤＤ構
造が用いられるのが普通である。
速化・高集積化のために微細化が進められているが、こ
の微細化によってゲート長が短くなると、特にＮチャネ
ルＭＯＳＦＥＴにおいて、ドレイン領域近傍の高電界に
起因したホットキャリヤの発生によって、反転電圧や相
互コンダクタンスなどの特性が変動するため、信頼性が
著しく低下する。このため、特にゲート長が１μｍ以下
のＮチャネルＭＯＳＦＥＴにおいては、例えば「超高速
ＭＯＳデバイス」（香山晋編，昭和61年２月10日，培風
館発行，第40〜41頁）に記載されているようなＬＤＤ構
造が用いられるのが普通である。
【０００３】次に、かかるＬＤＤ構造のＭＯＳＦＥＴの
製造工程の一例について、図２を用いて説明する。まず
図２の（Ａ）に示すようにＰ型半導体基板101 に、フィ
ールド酸化膜102 とゲート酸化膜103 及びゲート電極10
4 を形成し、更にフィールド酸化膜102 とゲート電極10
4 をマスクとしてリンＰをイオン注入する。次に図２の
（Ｂ）に示すように、化学気相成長法によってシリコン
酸化膜を形成し、これを異方性エッチングでエッチバッ
クすることによって、ゲート電極104 の側面にサイドウ
ォール105 を形成する。次に同じく図２の（Ｂ）に示す
ように、フィールド酸化膜102 とゲート電極104 及びサ
イドウォール105 をマスクとして、砒素Asを５Ｅ15／cm
2 の高濃度でイオン注入する。そして更に不活性雰囲気
で熱処理することによって、図２の（Ｃ）に示すよう
に、低濃度ソース・ドレイン領域106 と高濃度ソース・
ドレイン領域107 を形成する。後は通常の層間絶縁膜と
配線層の形成工程を経て半導体装置を完成させる。
製造工程の一例について、図２を用いて説明する。まず
図２の（Ａ）に示すようにＰ型半導体基板101 に、フィ
ールド酸化膜102 とゲート酸化膜103 及びゲート電極10
4 を形成し、更にフィールド酸化膜102 とゲート電極10
4 をマスクとしてリンＰをイオン注入する。次に図２の
（Ｂ）に示すように、化学気相成長法によってシリコン
酸化膜を形成し、これを異方性エッチングでエッチバッ
クすることによって、ゲート電極104 の側面にサイドウ
ォール105 を形成する。次に同じく図２の（Ｂ）に示す
ように、フィールド酸化膜102 とゲート電極104 及びサ
イドウォール105 をマスクとして、砒素Asを５Ｅ15／cm
2 の高濃度でイオン注入する。そして更に不活性雰囲気
で熱処理することによって、図２の（Ｃ）に示すよう
に、低濃度ソース・ドレイン領域106 と高濃度ソース・
ドレイン領域107 を形成する。後は通常の層間絶縁膜と
配線層の形成工程を経て半導体装置を完成させる。
【０００４】このようにして製造された半導体装置にお
いては、ソース・ドレイン領域が高濃度領域107 と低濃
度領域106 で構成されているので、低濃度領域106 でド
レイン電界が緩和され、ホットキャリヤの発生を大幅に
抑制することができる。
いては、ソース・ドレイン領域が高濃度領域107 と低濃
度領域106 で構成されているので、低濃度領域106 でド
レイン電界が緩和され、ホットキャリヤの発生を大幅に
抑制することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなＬＤＤ構造をもつＭＯＳＦＥＴにおいては、サイド
ウォール下部の高電界領域において、ゲート電位による
ドレイン電界の緩和が十分になされないため、この領域
でホットエレクトロンの注入が促進される。この注入さ
れた負電荷が、低濃度ドレイン領域のキャリヤを掃き出
してしまうため、低濃度ドレイン領域の抵抗が増大し、
素子の駆動能力が低下するというＬＤＤ構造特有の問題
点がある。
うなＬＤＤ構造をもつＭＯＳＦＥＴにおいては、サイド
ウォール下部の高電界領域において、ゲート電位による
ドレイン電界の緩和が十分になされないため、この領域
でホットエレクトロンの注入が促進される。この注入さ
れた負電荷が、低濃度ドレイン領域のキャリヤを掃き出
してしまうため、低濃度ドレイン領域の抵抗が増大し、
素子の駆動能力が低下するというＬＤＤ構造特有の問題
点がある。
【０００６】本発明は、従来のＬＤＤ構造の半導体装置
における上記問題点を解決するためになされたもので、
サイドウォール下部へのホットエレクトロン注入に起因
した素子の駆動能力の低下が少ないＬＤＤ構造の半導体
装置の製造方法を提供することを目的とする。
における上記問題点を解決するためになされたもので、
サイドウォール下部へのホットエレクトロン注入に起因
した素子の駆動能力の低下が少ないＬＤＤ構造の半導体
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、Ｐ型半導体領域にゲート酸化膜とゲート
電極を形成する工程と、該ゲート電極をマスクとしてリ
ンと砒素をイオン注入する工程と、熱処理によって低濃
度のソース・ドレイン領域を拡散形成する工程と、前記
ゲート電極に側壁を形成する工程と、前記ゲート電極と
側壁をマスクとして高濃度のＮ型不純物をイオン注入す
る工程と、熱処理によって高濃度ソース・ドレイン領域
を拡散形成する工程を含む工程で半導体装置を製造する
ものである。
め、本発明は、Ｐ型半導体領域にゲート酸化膜とゲート
電極を形成する工程と、該ゲート電極をマスクとしてリ
ンと砒素をイオン注入する工程と、熱処理によって低濃
度のソース・ドレイン領域を拡散形成する工程と、前記
ゲート電極に側壁を形成する工程と、前記ゲート電極と
側壁をマスクとして高濃度のＮ型不純物をイオン注入す
る工程と、熱処理によって高濃度ソース・ドレイン領域
を拡散形成する工程を含む工程で半導体装置を製造する
ものである。
【０００８】
【作用】本発明の製造方法によれば、比較的高温度の熱
処理によって低濃度ソース・ドレイン領域とゲート電極
のオーバーラップを大きくすることが可能となり、電界
を十分に緩和することができ、更に拡散係数の異なるリ
ンと砒素の注入量を適切に制御することによって、低濃
度ソース・ドレイン領域において、ゲート電極下部と比
較して側壁下部の濃度を高くすることができるので、キ
ャリヤの掃き出しの影響を少なくし、ＬＤＤ構造特有の
ホットキャリヤ劣化の少ないＬＤＤ構造の半導体装置を
形成することができる。
処理によって低濃度ソース・ドレイン領域とゲート電極
のオーバーラップを大きくすることが可能となり、電界
を十分に緩和することができ、更に拡散係数の異なるリ
ンと砒素の注入量を適切に制御することによって、低濃
度ソース・ドレイン領域において、ゲート電極下部と比
較して側壁下部の濃度を高くすることができるので、キ
ャリヤの掃き出しの影響を少なくし、ＬＤＤ構造特有の
ホットキャリヤ劣化の少ないＬＤＤ構造の半導体装置を
形成することができる。
【０００９】
【実施例】次に、本発明に係る半導体装置の製造方法の
一実施例を、図１の製造工程図に基づいて説明する。ま
ず図１の（Ａ）に示すように、Ｐ型半導体基板１にフィ
ールド酸化膜２とゲート酸化膜３及びゲート電極４を形
成し、更にフィールド酸化膜２とゲート電極４をマスク
として、リンＰを２Ｅ13／cm2 の濃度で、並びに砒素As
を３Ｅ13／cm2 の濃度でイオン注入する。次に図１の
（Ｂ）に示すように、950 ℃程度の比較的高温度で熱処
理することによって、低濃度ソース・ドレイン領域５を
拡散形成させる。この際、熱処理は酸化性雰囲気である
と不活性雰囲気の場合よりも深く拡散させることができ
るので特に望ましい。この熱処理による拡散の際に、リ
ンＰと砒素Asの拡散係数の違いによって、低濃度ソース
・ドレイン領域５は、主としてリンＰよりなる相対的に
低濃度の領域５′と、砒素Asを多く含んだ相対的に高濃
度の領域５″に分けることができる。ここで、これら２
つの領域５′，５″の境界はゲート電極４の下部に存在
する。
一実施例を、図１の製造工程図に基づいて説明する。ま
ず図１の（Ａ）に示すように、Ｐ型半導体基板１にフィ
ールド酸化膜２とゲート酸化膜３及びゲート電極４を形
成し、更にフィールド酸化膜２とゲート電極４をマスク
として、リンＰを２Ｅ13／cm2 の濃度で、並びに砒素As
を３Ｅ13／cm2 の濃度でイオン注入する。次に図１の
（Ｂ）に示すように、950 ℃程度の比較的高温度で熱処
理することによって、低濃度ソース・ドレイン領域５を
拡散形成させる。この際、熱処理は酸化性雰囲気である
と不活性雰囲気の場合よりも深く拡散させることができ
るので特に望ましい。この熱処理による拡散の際に、リ
ンＰと砒素Asの拡散係数の違いによって、低濃度ソース
・ドレイン領域５は、主としてリンＰよりなる相対的に
低濃度の領域５′と、砒素Asを多く含んだ相対的に高濃
度の領域５″に分けることができる。ここで、これら２
つの領域５′，５″の境界はゲート電極４の下部に存在
する。
【００１０】次に図１の（Ｃ）に示すように、化学気相
成長法によってシリコン酸化膜を形成し、これを異方性
エッチングによってエッチバックすることによって、ゲ
ート電極４の側面にサイドウォール６を形成し、更にフ
ィールド酸化膜２とゲート電極４及びサイドウォール６
をマスクとして、砒素Asを５Ｅ15／cm2 の高濃度でイオ
ン注入する。次に図１の（Ｄ）に示すように900 ℃程度
の不活性雰囲気で熱処理することによって、低濃度ソー
ス・ドレイン領域５中に高濃度ソース・ドレイン領域７
を形成する。後は通常の層間絶縁膜と配線層の形成工程
を経て半導体装置を完成させる。
成長法によってシリコン酸化膜を形成し、これを異方性
エッチングによってエッチバックすることによって、ゲ
ート電極４の側面にサイドウォール６を形成し、更にフ
ィールド酸化膜２とゲート電極４及びサイドウォール６
をマスクとして、砒素Asを５Ｅ15／cm2 の高濃度でイオ
ン注入する。次に図１の（Ｄ）に示すように900 ℃程度
の不活性雰囲気で熱処理することによって、低濃度ソー
ス・ドレイン領域５中に高濃度ソース・ドレイン領域７
を形成する。後は通常の層間絶縁膜と配線層の形成工程
を経て半導体装置を完成させる。
【００１１】このようにして作成したＬＤＤ構造の半導
体装置では、低濃度ソース・ドレイン領域５において上
部にゲート電極４がない領域は比較的高濃度であるの
で、この領域に負電荷が注入されても、キャリヤの掃き
出しの影響は少なく、駆動能力の低下は小さい。一方、
低濃度ソース・ドレイン領域５において上部にゲート電
極４がある領域は比較的低濃度であるため、十分に電界
を緩和することができる。このため、チャネル領域での
ホットキャリヤの注入が少なく、低濃度ソース・ドレイ
ン領域５の抵抗の増大による駆動能力の低下の小さい半
導体装置を得ることができる。
体装置では、低濃度ソース・ドレイン領域５において上
部にゲート電極４がない領域は比較的高濃度であるの
で、この領域に負電荷が注入されても、キャリヤの掃き
出しの影響は少なく、駆動能力の低下は小さい。一方、
低濃度ソース・ドレイン領域５において上部にゲート電
極４がある領域は比較的低濃度であるため、十分に電界
を緩和することができる。このため、チャネル領域での
ホットキャリヤの注入が少なく、低濃度ソース・ドレイ
ン領域５の抵抗の増大による駆動能力の低下の小さい半
導体装置を得ることができる。
【００１２】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、低濃度ソース・ドレイン領域において
上部にゲート電極のない領域は比較的高濃度に形成され
るので、負電荷が注入されても駆動能力の低下を小さく
することができ、また低濃度ソース・ドレイン領域にお
いて上部にゲート電極のある領域は比較的低濃度に形成
されるので、十分に電界が緩和され、ホットエレクトロ
ンの注入を低減し駆動能力の低下を防止したＬＤＤ構造
の半導体装置を容易に製造することができる。
本発明によれば、低濃度ソース・ドレイン領域において
上部にゲート電極のない領域は比較的高濃度に形成され
るので、負電荷が注入されても駆動能力の低下を小さく
することができ、また低濃度ソース・ドレイン領域にお
いて上部にゲート電極のある領域は比較的低濃度に形成
されるので、十分に電界が緩和され、ホットエレクトロ
ンの注入を低減し駆動能力の低下を防止したＬＤＤ構造
の半導体装置を容易に製造することができる。
【図１】本発明に係る半導体装置の製造方法の一実施例
を説明するための製造工程を示す図である。
を説明するための製造工程を示す図である。
【図２】従来のＬＤＤ構造の半導体装置の製造方法の一
例を説明するための製造工程を示す図である。
例を説明するための製造工程を示す図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低濃度ソース・ドレイン領域 ６ サイドウォール ７ 高濃度ソース・ドレイン領域 101 Ｐ型半導体基板 102 フィールド酸化膜 103 ゲート酸化膜 104 ゲート電極 105 サイドウォール 106 低濃度ソース・ドレイン領域 107 高濃度ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (1)
- 【請求項１】 Ｐ型半導体領域にゲート酸化膜とゲート
電極を形成する工程と、該ゲート電極をマスクとしてリ
ンと砒素をイオン注入する工程と、熱処理によって低濃
度のソース・ドレイン領域を拡散形成する工程と、前記
ゲート電極に側壁を形成する工程と、前記ゲート電極と
側壁をマスクとして高濃度のＮ型不純物をイオン注入す
る工程と、熱処理によって高濃度ソース・ドレイン領域
を拡散形成する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092321A JPH05267338A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092321A JPH05267338A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267338A true JPH05267338A (ja) | 1993-10-15 |
Family
ID=14051133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092321A Withdrawn JPH05267338A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267338A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
| KR19990036730A (ko) * | 1997-10-02 | 1999-05-25 | 모리시타 요이찌 | 트랜지스터의 제조방법 |
| JP2012044009A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1992
- 1992-03-19 JP JP4092321A patent/JPH05267338A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| US5920104A (en) * | 1996-03-25 | 1999-07-06 | Advanced Micro Devices, Inc. | Reducing reverse short-channel effect with light dose of P with high dose of as in n-channel LDD |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
| KR19990036730A (ko) * | 1997-10-02 | 1999-05-25 | 모리시타 요이찌 | 트랜지스터의 제조방법 |
| JP2012044009A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |