JPH05102427A - 半導体記憶素子の製造方法 - Google Patents

半導体記憶素子の製造方法

Info

Publication number
JPH05102427A
JPH05102427A JP3260821A JP26082191A JPH05102427A JP H05102427 A JPH05102427 A JP H05102427A JP 3260821 A JP3260821 A JP 3260821A JP 26082191 A JP26082191 A JP 26082191A JP H05102427 A JPH05102427 A JP H05102427A
Authority
JP
Japan
Prior art keywords
well
region
semiconductor substrate
oxide film
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3260821A
Other languages
English (en)
Other versions
JP2795565B2 (ja
Inventor
Katsuji Iguchi
勝次 井口
Makoto Tanigawa
真 谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP3260821A priority Critical patent/JP2795565B2/ja
Priority to US07/955,997 priority patent/US5397734A/en
Publication of JPH05102427A publication Critical patent/JPH05102427A/ja
Application granted granted Critical
Publication of JP2795565B2 publication Critical patent/JP2795565B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【構成】 半導体基板にウェル構造を有する半導体記憶
素子の製造方法において、前記半導体基板上のウェルを
形成する領域に金属をイオン注入する工程と、拡散処理
を施すと同時にイオン注入した領域に選択酸化膜を形成
する工程とを、少なくとも１回以上含む半導体記憶素子
の製造方法。 【効果】 金属をイオン注入したウェルを形成する領域
を選択的に酸化し、その後酸化膜をエッチング等により
取り除くことにより、他の領域に比べ半導体基板表面を
低くすることができる。従って、後工程で半導体基板の
この領域にトランジスタ及びキャパシタ等が積層形成さ
れて基板表面が高くなっても、周辺回路との段差を大幅
に緩和することができる。また注入イオンの拡散処理と
選択酸化膜の成長を同一工程で行うことができるので、
製造工程を簡略化することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶素子の製造方
法に関し、より詳細にはトリプルウェル構造を有するＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
の製造方法に関する。
【０００２】
【従来の技術】従来より、Ｐ型シリコン基板を用いてＤ
ＲＡＭを製造する場合、メモリセル領域のＮ型ＭＯＳト
ランジスタと周辺回路のＮ型ＭＯＳトランジスタを別ウ
ェルに形成することがある。このような場合、例えば、
周辺回路の雑音がメモリセル領域に進入しにくくなる、
メモリセル領域の基板バイアスを周辺回路領域とは独立
に制御できる、周辺回路のトランジスタの短チャネル効
果を制御しやすくなる、基板バイヤス発生回路を小さく
できる等の多くの利点がある。
【０００３】しかし、メモリセル領域のＮ型ＭＯＳトラ
ンジスタと周辺回路のＮ型ＭＯＳトランジスタを別ウェ
ルに形成する場合には、メモリセル領域のＰウェルをシ
リコン基板から分離しなければならないので、Ｐウェル
をより深く形成したＮウェルで覆うというようなトリプ
ルウェル構成となるように製造することが必要である。
【０００４】特に、スタック型のＤＲＡＭではメモリセ
ルキャパシタがトランジスタ上に作製されるため、メモ
リセル領域が周辺領域より高くなり、メモリセル領域と
周辺回路との間を配線するのが困難となる場合があり、
その対策としてメモリセル領域のみをあらかじめ掘り下
げることにより、メモリセル領域と周辺回路の段差を緩
和する方法がある。
【０００５】
【発明が解決しようとする課題】上記した半導体記憶素
子の製造方法においては、配線の断線を防止するため
等、メモリセル領域と周辺回路の段差を緩和することが
できるが、あらかじめ半導体基板を掘り下げたり、複数
個のウェルを形成するなど、製造工程が複雑となるとい
う課題があった。
【０００６】本発明はこのような課題を鑑みなされたも
のであり、素子が形成された半導体基板の段差を緩和す
るとともに、製造工程を簡略化することができる半導体
記憶素子の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、半導体基板にウェル構造を有
する半導体記憶素子の製造方法において、半導体基板上
のウェルを形成する領域に金属をイオン注入する工程
と、拡散処理を施すと同時にイオン注入した領域に選択
酸化膜を形成する工程とを、少なくとも１回以上含むこ
とを特徴としている。
【０００８】
【作用】上記した方法によれば、半導体基板にウェル構
造を有する半導体記憶素子の製造方法において、半導体
基板上のウェルを形成する領域に金属をイオン注入する
工程と、拡散処理を施すと同時にイオン注入した領域に
選択酸化膜を形成する工程とを少なくとも１回以上含む
ため、金属をイオン注入したウェルを形成する領域を選
択的に酸化し、その後酸化膜をエッチング等により取り
除くことにより、他の領域に比べ半導体基板表面が低く
なる。従って、後工程で半導体基板のこの領域にトラン
ジスタ及びキャパシタ等が積層形成されて基板表面が高
くなっても、周辺回路との段差は大幅に緩和されること
となる。
【０００９】また、半導体基板上のウェルを形成する領
域に金属をイオン注入する工程と、拡散処理を施すと同
時にイオン注入した領域に選択酸化膜を形成する工程と
を２回以上行う場合には、最初に選択酸化膜を形成する
際に用いる窒化膜を後工程でも利用することができるの
で、製造工程が簡略化される。
【００１０】
【実施例】本発明に係る半導体記憶素子の製造方法の実
施例を図面に基づいて説明する。なお、本発明は本実施
例に限定されるものではない。図１に示した半導体記憶
素子の製造方法において、（１）はＰ型のシリコン基板
を示しており、シリコン基板（１）を９００〜１０００
℃の温度範囲で熱酸化して、例えば５０〜２００ｎｍ程
度のＳｉＯ2 膜（２）を形成する。次に、ＳｉＯ2 膜
（２）上に、ＮＨ3 及びＳｉＨ2 Ｃｌ2 等を用いたＣＶ
Ｄ法により、例えば８０〜２００ｎｍ程度のＳｉ3 Ｎ4
膜（３）を形成し、さらにこの上に後工程で深いＮウェ
ル（６）を形成するための、Ｎウェル形成領域（５）を
規定するレジストパターン（４）を、リソグラフィー手
法で形成する（図１（ａ））。
【００１１】次いで、レジストパターン（４）をマスク
として、Ｎウェル形成領域（５）上のＳｉ3 Ｎ4 膜
（３）をエッチングする。そして同じレジストパターン
（４）をマスクとしてＰを１〜１０×１０12ｃｍ-2程度
イオン注入する（図１（ｂ））。そして、酸化性雰囲気
下、１１００〜１２００℃で熱処理を行うことによって
不純物を拡散し、深さ３〜５μｍ程度の深いＮウェル
（６）を形成するとともに、このＮウェル（６）上に選
択酸化膜として厚さ５００〜１２００ｎｍ程度のＳｉＯ
2 膜（７）を成長させる（図１（ｃ））。なお、この際
にスクライブライン上又は素子内の他の空き領域に露光
装置用のアライメントマーク（図示せず）を形成してお
く。
【００１２】次いで、前工程で形成した露光装置用のア
ライメントマークに対して位置合わせを行うことによっ
て、Ｓｉ3 Ｎ4 膜（３）上に後工程で浅いＮウェル（１
０）を形成するＮウェル形成領域（９）を規定するレジ
ストパターン（８）をリソグラフィー手法で形成する。
そして、そのレジストパターン（８）をマスクとして、
Ｎウェル形成領域（９）上のＳｉ3 Ｎ4 膜（３）をエッ
チングし、同じレジストパターン（８）をマスクとして
Ｐを０．４〜４×１０13ｃｍ-2程度イオン注入する（図
１（ｄ））。
【００１３】その後、酸化性雰囲気下、９００〜１１０
０℃で熱処理を行うことによって不純物を拡散し、浅い
Ｎウェル（１０）を形成するとともに、この浅いＮウェ
ル（１０）上に選択酸化膜として厚さ３００〜５００ｎ
ｍ程度のＳｉＯ2 膜（１１）を成長させる（図１
（ｅ））。次いで、残存しているＳｉ3 Ｎ4 膜（３）を
熱燐酸溶液で取り除いて洗浄した後、シリコン基板
（１）全面に１０〜３０ｎｍ程度のＳｉＯ2 膜（１２）
を新たに形成し、ＳｉＯ2 膜（１２）を介してボロンを
０．４×４×１０13ｃｍ-2程度イオン注入する（図１
（ｆ））。
【００１４】そして、ふっ酸水溶液を用いてシリコン基
板（１）全面にわたってすべてのＳｉＯ2 膜（１２）を
エッチングにより取り除いた後、再度シリコン基板
（１）全面に１０〜３０ｎｍ程度のＳｉＯ2 膜（１３）
を形成する。次いで、深いＮウェル（６）内に形成する
Ｐウェル（１７）を規定するため、レジストパターン
（１６）をリソグラフィー手法で形成し、そのレジスト
パターン（１６）をマスクとしてボロンを０．４×４×
１０13ｃｍ-2程度イオン注入する（図１（ｇ））。
【００１５】その後、レジストパターン（１６）を除去
した後、１０５０〜１１５０℃程度の温度で拡散処理工
程を行い、深いＮウェル（６）内の浅いＰウェル（１
７）その他のＰウェル（１５）、浅いＮウェル（１０）
をそれぞれ形成し、シリコン基板（１）にトリプルウェ
ル構造を形成する。なお、浅いＰウェル、Ｎウェルはい
ずれも０．７μｍ〜２μｍ程度の深さが好ましい。
【００１６】また、本実施例においては、深いＮウェル
（６）近傍に形成する浅いＮウェル（１０）は深いＮウ
ェル（６）領域の縁部に位置するように形成することが
望ましい。これは、深いＮウェル（６）との電気的接触
を確保するうえから有効であり、さらに深いＮウェル
（６）の熱処理時に形成されたシリコン基板（１）の段
差を緩和する上からも有効である。
【００１７】さらに、本実施例の選択酸化工程におい
て、成長するＳｉＯ2膜（７）、（１１）の膜厚は酸化
温度と酸化雰囲気中の水分量、酸素量で制御することが
でき、途中で雰囲気を変化させることもできる。このよ
うに本実施例によれば、金属をイオン注入したウェルを
形成する領域を選択的に酸化し、その後酸化膜をエッチ
ング等により取り除くことにより、他の領域に比べシリ
コン基板表面が低くなる。従って、後工程でシリコン基
板のこの領域にトランジスタ及びキャパシタ等が積層形
成されてシリコン基板表面が高くなっても、周辺回路と
の段差を大幅に緩和することができ、後工程のアルミニ
ウム配線等の形成のための露光工程の焦点合わせが非常
に容易となる。
【００１８】また、トリプルウェル構造を形成するにあ
たって、最初に選択酸化膜を形成するために用いる窒化
膜を後工程でも利用することができるとともに、注入イ
オンの拡散処理と選択酸化膜の成長を同一工程で行うこ
とができるので、製造工程を簡略化することができる。
【００１９】
【発明の効果】本発明に係る半導体記憶素子の製造方法
によれば、金属をイオン注入したウェルを形成する領域
を選択的に酸化し、その後酸化膜をエッチング等により
取り除くことにより、他の領域に比べ半導体基板表面を
低くすることができる。従って、後工程で半導体基板の
この領域にトランジスタ及びキャパシタ等が積層形成さ
れて基板表面が高くなっても、周辺回路との段差を大幅
に緩和することができる。
【００２０】また、半導体基板上のウェルを形成する領
域に金属をイオン注入する工程と、拡散処理を施すと同
時にイオン注入した領域に選択酸化膜を形成する工程と
を２回以上行う場合には、最初に選択酸化膜を形成する
際に用いる窒化膜を後工程でも利用することができると
ともに、注入イオンの拡散処理と選択酸化膜の成長を同
一工程で行うことができるので、製造工程を簡略化する
ことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は本発明に係わる半導体記憶素
子の製造方法の実施例を示す概略断面図である。
【符号の説明】
１ シリコン基板（半導体基板） ６ 深いＮウェル ７ ＳｉＯ2 膜（選択酸化膜） １０ 浅いＮウェル １１ ＳｉＯ2 膜（選択酸化膜） １５ 浅いＰウェル １７ Ｐウェル

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にウェル構造を有する半導体
    記憶素子の製造方法において、半導体基板上のウェルを
    形成する領域に金属をイオン注入する工程と、拡散処理
    を施すと同時にイオン注入した領域に選択酸化膜を形成
    する工程とを、少なくとも１回以上含むことを特徴とす
    る半導体記憶素子の製造方法。
JP3260821A 1991-10-08 1991-10-08 半導体記憶素子の製造方法 Expired - Fee Related JP2795565B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3260821A JP2795565B2 (ja) 1991-10-08 1991-10-08 半導体記憶素子の製造方法
US07/955,997 US5397734A (en) 1991-10-08 1992-10-02 Method of fabricating a semiconductor device having a triple well structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3260821A JP2795565B2 (ja) 1991-10-08 1991-10-08 半導体記憶素子の製造方法

Publications (2)

Publication Number Publication Date
JPH05102427A true JPH05102427A (ja) 1993-04-23
JP2795565B2 JP2795565B2 (ja) 1998-09-10

Family

ID=17353232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3260821A Expired - Fee Related JP2795565B2 (ja) 1991-10-08 1991-10-08 半導体記憶素子の製造方法

Country Status (2)

Country Link
US (1) US5397734A (ja)
JP (1) JP2795565B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051191A (ja) * 2003-03-20 2005-02-24 Ricoh Co Ltd 複数種類のウエルを備えた半導体装置とその製造方法
JP2010177684A (ja) * 2003-03-20 2010-08-12 Ricoh Co Ltd 複数種類のウエルを備えた半導体装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604150A (en) * 1995-10-25 1997-02-18 Texas Instruments Incorporated Channel-stop process for use with thick-field isolation regions in triple-well structures
KR0179794B1 (ko) * 1995-12-28 1999-03-20 문정환 반도체 소자의 웰 형성방법
KR100189739B1 (ko) * 1996-05-02 1999-06-01 구본준 반도체 기판에 삼중웰을 형성하는 방법
KR100220954B1 (ko) * 1996-12-31 1999-09-15 김영환 3중 웰을 갖는 반도체 소자 제조방법
KR100253569B1 (ko) * 1997-06-30 2000-04-15 김영환 3중웰을 가지는 반도체 소자의 제조방법
US6133597A (en) 1997-07-25 2000-10-17 Mosel Vitelic Corporation Biasing an integrated circuit well with a transistor electrode
KR100256053B1 (ko) * 1997-11-20 2000-05-01 윤종용 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃
US6020614A (en) * 1998-03-25 2000-02-01 Worley; Eugene Robert Method of reducing substrate noise coupling in mixed signal integrated circuits
US5965875A (en) * 1998-04-24 1999-10-12 Foveon, Inc. Color separation in an active pixel cell imaging array using a triple-well structure
US6606120B1 (en) * 1998-04-24 2003-08-12 Foveon, Inc. Multiple storage node full color active pixel sensors
US6331456B1 (en) * 1998-05-04 2001-12-18 Texas Instruments - Acer Incorporated Fipos method of forming SOI CMOS structure
KR100265225B1 (ko) 1998-06-05 2000-09-15 김영환 반도체 소자의 제조 방법
US6410899B1 (en) 1998-06-17 2002-06-25 Foveon, Inc. Active pixel sensor with bootstrap amplification and reduced leakage during readout
US6258641B1 (en) 1999-02-05 2001-07-10 Taiwan Semiconductor Manufacturing Company OTP (open trigger path) latchup scheme using triple and buried well for sub-quarter micron transistors
US6727521B2 (en) * 2000-09-25 2004-04-27 Foveon, Inc. Vertical color filter detector group and array
US6731397B1 (en) 1999-05-21 2004-05-04 Foveon, Inc. Method for storing and retrieving digital image data from an imaging array
US6697114B1 (en) 1999-08-13 2004-02-24 Foveon, Inc. Triple slope pixel sensor and arry
US6809768B1 (en) 2000-02-14 2004-10-26 Foveon, Inc. Double slope pixel sensor and array
US6882367B1 (en) 2000-02-29 2005-04-19 Foveon, Inc. High-sensitivity storage pixel sensor having auto-exposure detection
US6440805B1 (en) 2000-02-29 2002-08-27 Mototrola, Inc. Method of forming a semiconductor device with isolation and well regions
US6406974B1 (en) * 2000-03-24 2002-06-18 United Microelectronics Corp. Method of forming triple N well utilizing phosphorus and boron ion implantations
US6930336B1 (en) 2001-06-18 2005-08-16 Foveon, Inc. Vertical-color-filter detector group with trench isolation
US6864557B2 (en) * 2001-06-18 2005-03-08 Foveon, Inc. Vertical color filter detector group and array
US6960757B2 (en) * 2001-06-18 2005-11-01 Foveon, Inc. Simplified wiring schemes for vertical color filter pixel sensors
US6998660B2 (en) * 2002-03-20 2006-02-14 Foveon, Inc. Vertical color filter sensor group array that emulates a pattern of single-layer sensors with efficient use of each sensor group's sensors
US7164444B1 (en) 2002-05-17 2007-01-16 Foveon, Inc. Vertical color filter detector group with highlight detector
US7339216B1 (en) 2003-01-31 2008-03-04 Foveon, Inc. Vertical color filter sensor group array with full-resolution top layer and lower-resolution lower layer
US7435659B2 (en) * 2005-02-28 2008-10-14 Texas Instruments Incorporated Method for manufacturing a semiconductor device having an alignment feature formed using an N-type dopant and a wet oxidation process
US8148228B2 (en) * 2007-04-05 2012-04-03 Texas Instruments Incorporated Surface patterned topography feature suitable for planarization
US7602430B1 (en) 2007-04-18 2009-10-13 Foveon, Inc. High-gain multicolor pixel sensor with reset noise cancellation
KR20090061344A (ko) * 2007-12-11 2009-06-16 삼성전자주식회사 매트 구조를 가지는 반도체 메모리 장치
US7745773B1 (en) 2008-04-11 2010-06-29 Foveon, Inc. Multi-color CMOS pixel sensor with shared row wiring and dual output lines

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6175555A (ja) * 1984-07-02 1986-04-17 テキサス　インスツルメンツ　インコ−ポレイテツド Ｃｍｏｓ双子井戸半導体装置を作る方法
JPH0254571A (ja) * 1988-08-18 1990-02-23 Oki Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248637A (ja) * 1988-03-30 1989-10-04 Mitsubishi Electric Corp 自己整合型素子分離方法
JPH02155228A (ja) * 1988-12-07 1990-06-14 Seiko Instr Inc 半導体装置の製造方法
JPH03110864A (ja) * 1989-09-26 1991-05-10 Fujitsu Ltd 半導体記憶装置とその製造方法
JPH0478123A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
JP2831847B2 (ja) * 1990-11-29 1998-12-02 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6175555A (ja) * 1984-07-02 1986-04-17 テキサス　インスツルメンツ　インコ−ポレイテツド Ｃｍｏｓ双子井戸半導体装置を作る方法
JPH0254571A (ja) * 1988-08-18 1990-02-23 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051191A (ja) * 2003-03-20 2005-02-24 Ricoh Co Ltd 複数種類のウエルを備えた半導体装置とその製造方法
US7405460B2 (en) 2003-03-20 2008-07-29 Ricoh Company, Ltd. Semiconductor device having a plurality of kinds of wells and manufacturing method thereof
JP2010177684A (ja) * 2003-03-20 2010-08-12 Ricoh Co Ltd 複数種類のウエルを備えた半導体装置
US8003476B2 (en) 2003-03-20 2011-08-23 Ricoh Company, Ltd. Semiconductor device having a plurality of kinds of wells and manufacturing method thereof

Also Published As

Publication number Publication date
JP2795565B2 (ja) 1998-09-10
US5397734A (en) 1995-03-14

Similar Documents

Publication Publication Date Title
JP2795565B2 (ja) 半導体記憶素子の製造方法
US5393693A (en) "Bird-beak-less" field isolation method
US4408387A (en) Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask
US5460984A (en) Method of manufacturing a semi conductor device having a second well formed within a first well
JPS5843912B2 (ja) 半導体集積回路装置の製造方法
JP3018993B2 (ja) 半導体装置の製造方法
JP2636796B2 (ja) 半導体装置の製造方法
JPH0897202A (ja) 半導体装置の製造方法
JPH05283519A (ja) 半導体装置の製造方法
JP2005051191A (ja) 複数種類のウエルを備えた半導体装置とその製造方法
JP2838692B2 (ja) 半導体素子のウェル形成方法
JPS62224077A (ja) 半導体集積回路装置
JPH088262A (ja) 半導体装置の製造方法
JPH043419A (ja) 半導体装置の製造方法
JPH0779101B2 (ja) 半導体装置の製法
JPS6117143B2 (ja)
JP2818060B2 (ja) 半導体装置の製造方法
JP3058981B2 (ja) トランジスタの製造方法
JPS6115579B2 (ja)
JPS61251165A (ja) Ｂｉ−ＭＩＳ集積回路の製造方法
JPH027558A (ja) 半導体装置およびその製造方法
JPS63318769A (ja) 半導体装置
JP2633411B2 (ja) 半導体装置の製造方法
JP3848782B2 (ja) 半導体装置の製造方法
JPH04343435A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees