JPS6175555A - Ｃｍｏｓ双子井戸半導体装置を作る方法 - Google Patents

Ｃｍｏｓ双子井戸半導体装置を作る方法

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JPS6175555A
JPS6175555A JP60144413A JP14441385A JPS6175555A JP S6175555 A JPS6175555 A JP S6175555A JP 60144413 A JP60144413 A JP 60144413A JP 14441385 A JP14441385 A JP 14441385A JP S6175555 A JPS6175555 A JP S6175555A
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conductive coating
well
area
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ロバート　アール・ドアリング
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  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置、更に具体的に云えば、ＶＬＳＩ
ダイナミック・メモリ装置等に使われる形式の０Ｍ０８
回路を作る方法に関する。
従来の技術及び問題点 米国ｌｌＩ￥許第４．２３９，９９３号（テキサス・イ
ンスツルメンツ社に譲渡されている）に記載されている
様な形式のダイナミック読取／書込みメモリ装置は、例
えば米国特訂第４，０５５，４４４号又は同第４，２４
０，０９２号に記載さ扛ている様なＮチャンネル・セル
ファライン・シリコン・ｒ−ト・プロセスによって製造
されている。電力金小さくするという条件により、例え
ば米国特肝に記載されている様な０ＭＯ８処理 を使うことが更に普及してお夕、更に、２５６にビット
又は１メガげットのダイナミックＲＡＭで密度を高くす
ることによシ、装置の形状を一層小さくすることが必要
になり、アライメント、段のカバー、ア７ダカット等の
間Ｍが生じた。
問題点を解決する為の手段及び作用 この発明の主な目的は、半導体メモリ装置等、特に電力
が小さく、密度の高い装置に対する集積回路を作る改良
された方法を提供することである。
別の目的は、高密度のダイナミックＲＡＭ　′ｆｒ作る
のに使うことが出来る様な改良された０ＭＯ８方法を提
供することである。
この発明の１実施例では、厚いフィールド酸化物ではな
く、フィールド・プレートによる隔離を用い、別個のチ
ャンネル・ストッパの打込みを使わない双子井戸０ＭＯ
８方法によシ、ダイナミック読取シ／書込みメモリ等が
作られる。フィールド・プレートがＰ形井戸区域の上で
アースされ、Ｎ形井戸の上で正の電源に接続される。ト
ランジスタ１蘭のメモリ・セルは金属り９−ト構造であ
って、酸化物の下にＮ十形ドレイン領域が埋込まｎる。
他のトランジスタは、軽くドープしたドレインを作る為
に、側壁酸化物スペーサを用いて金属ゲートにセルファ
ラインにして、打込λだソース／ドレイン領域を珪化す
ることによって構成される。
この発明の新規に特有と考えられる新規な特徴は特、ｆ
ｆ請求の範囲に記載１７であるが、この発明自体並びに
その他の特徴及び利点は、以下図面について詳しく説明
する所から最もよく理解式ルよう。
実施例 第１図はこの発明に従って作らｎたＭＯＳ　ＶＬＳＩ集
積回路装置の１例が示さｎている。これは双子井戸ＣＭ
ＯＦ３装置であってシリコン・チップ又はパー１０の上
に形成され、このチップ又はバーがＰ＋十形板１１及び
Ｐ−形エピタキシャル層１２を持っている。Ｎ形井戸又
はタンク１３の中に電界効果トランジスタ１４が形成さ
れ、Ｐ形井戸又はタンク１５の中にＮチャンネルのセル
ファライン・ゲート・トランジスタ１６及びトランジス
タ１１固のダイナミック読取／書込みメモリ・セル１７
が形成されている。メモリ・セルは記憶キャパシタ１８
と、金属ケ９−トのＮチャンネル・アクセス・トランジ
スタ１９とを持っている。キャパシタ１８がポリシリコ
ン板２１の下にＮ形打込み領域２０を持っている。ポリ
シリコン板２１はアースされていて、隔離用フィールド
・プレートとしても作用する。アクセス・トランジスタ
１９がモリブデン層２２の形をした耐火金属ゲートを持
っており、このトランジスタのドレイン２３（これはメ
モリ・セルに対するビット線にもなる）は、酸化物２４
の下に埋込壕れたＮ十打込み部である。
他方、Ｎチャンネル・トランジスタ１６が一層浅いＮ十
形ソース／ドレイン領域２５を持っていて、その表面領
域２６が珪化されており、且つモリブデン・ゲート２７
′ｆｔ持っている。領域２５はｒ−ト２７に対してセル
ファラインである。同様に、Ｐチャンネル・トランジス
タ１４が、珪化した表面領域２９を持つ浅いＰ十形ソー
ス／ドレイン領域２８を有する。第１図のこれらのＰチ
ャンネル・トランジスタ１４の内の一方は、そのソース
・ドレイン通路に対して垂直な断面で（左側に）示され
ており、他方はソース／ドレイン領域に平行な断面で示
でルでいる。
この発明の重要な特徴は、（イ）珪化したＮ十及びＰ＋
形ンース／ドレイン区域２５．２８及びこれらの領域を
使う４ｆｌ互接峠部と、（ロ）トランジスタ・チャンネ
ルと、（・→金檎からシリコンへの接点と、に）各々の
Ｎ形井戸を取巻くすき間３１とを除き、チップ面の全部
ケ覆うフイ・−ルド・プレート３０である。フィールＩ
Ｓ・プレートが全てのＰ形井戸区域でアースされ、全て
のＮ形井戸区域でＶｄ（ｌに接続さ扛る。フィールド・
プレート３０は、熱酸化物である２酸化シリコン層４９
によってシリコン表面から絶縁さｎている。この２酸化
シリコン層の厚さは約１．５００人であるが、これと対
照的に普通のフィールド酸化物の厚さは約ｉ　ｏ、ｏ　
ｏ　。
久であった。隔離構造を一層薄くすることによシ、厚い
酸化物を成長させる時のモートのはい込み、チャンネル
・ストッパのはい込み盤びに段のカバーの問題が避けら
れるので、これは重要な違いである。フィールド・プレ
ート３０の下にあるＮ形及びＰ形井戸の表面濃度は、Ｐ
形井戸のフィールド・プレートのバイアス電圧がゼロの
時、又はＮ形井戸区域でＶｄｄの時、フィールド・プレ
ートの下の導電通路を避けるのに十分である。相互接続
部がフィールド区域の上を通る所では、伺処でもフィー
ルド・プレート３０が介在配置され、この為寄生的なト
ランジスタが出来ない。Ｐ形井戸のフィールド・プレー
トの下にあるシリコン表面の閾値電圧は大体１ボルト又
は２ボルトにすぎないが、アースされたフィールド・プ
レートが導電を防止する。
ソース／ドレイン領域２５と同時に形成される珪化した
Ｎ＋形打込み領域３４がＮ形井戸１３及びＰ形井戸１５
の間の界面を横切る。フィールド・プレート３０に金属
ポリシリコン間接点３５をつけて、それをアースに接続
する。この金属接点並びに関連した相互接続部を持つ同
様な接点は耐火金属、この例ではタングステンの層３６
によって作られ、アルミニウム層３７によって覆われて
いる。別の例の接点３８が、Ｎ形井戸内の１〕十形領域
２８に対して示されている。多重１ノベル絶縁体層３９
が金属の相互接続部をその下にあるモリブデン・ｒ−ト
２γ等から隔て＼いる。
第２ａ図について説明すると、第１図の構造を作る方法
の最初の工程は、Ｎ形井戸１３を作ることである。この
為、バー１０を含むシリコン・スライスの−にに酸化シ
リコンの薄いコーティング４１を成長させる。このスラ
イスは直径４吋位であるが、第１図に示すバー１０の幅
は僅か約２０ミクロンである。スライスを９００℃で約
１０分間、蒸気にλに川することにより酸化シリコン４
１を熱成長させ、約３００大の厚さを作る。窒化シリコ
ン層４２を低圧化学蒸気沈積工程によシ、約１、Ｏｏ　
ｏ　Ｘの厚さ１でスライスの全面の上にデポジットする
。フォトレジスト４３のコーティング全シリコン・スラ
イスの上に回転によって付着し、その後Ｎ形タン、り１
３の形を定めるマスクを介して露光し、その後現像して
、タンクの上方のフオトレジストを除去し、開口４４を
残す。乾式エッチ過程を用いて、窒化シリコン４２をエ
ツチングによって除き、酸化物４１の所で停止する。１
５０ｋｅ■のエネルギで、約５　Ｘ　１０”／ａｍ”の
量で燐の打込みを実施し、Ｎ形領域４５を作る。これが
最終的には、熱処理が燐をシリコンの中に拡散した後に
、タンク１３を形成する。
第２ｂ図について説明すると、フォトレゾスト４３を引
剥し、窒化シリコン４２を酸化マスクとして使って、領
域４５の上に熱作用による酸化シリコン層４６を成長さ
せる。この酸化物４６は９００℃で約２．５時間の間蒸
気中で成長させ、約３．０００λの厚さを作る。この高
温作業によってＮ形打込み領域４５がシリコンの中に一
層深く追い込１れるが、その極限の深さには至らない。
第２Ｃ図に見られる様に、燐酸の様なエッチャントによ
って窒化物４２を剥し、アルゴンの様な不活性区域内で
スライスを約１，１００℃の温度に約１０時間露出して
、Ｎ形タンク１３を作る為の領域４５の内方駆動を完了
する。次に、Ｐ形タンク１５を作る最初の工程として、
スライスに硼素の打込みを行なう。この打込みは５　Ｑ
　ｋｅＶで約５　ｘＩ　Ｑ１２／ＱＴＩ２の量で行なわ
れ、酸化物４１の下に浅いＰ形領域４７を作るが、厚い
酸化物４６によってマスクされる。
第２ｄ図について説明すると、浅い領域４７に打込んだ
硼素が、アルゴン雰囲気内で約３時間の間、約１，１０
０°Ｃで内方駆動工程にかけられ、Ｐ形タンク１５を作
る。その後、エッチャントによって全ての酸化物４１．
４６に除去し、この後のマスクのアライメントに使われ
る接合部に不連続部分４８を残す。約１．５００　Ｋの
薄い酸化物層４９を蒸気中で９００℃で成長させる。こ
の酸化物層４９の一部分が完成された装置内に残り、フ
ィールド・プレート３０とその下のシリコンの間の隔離
部として作用する。窒化シリコン層５０を約７５０Ｘの
厚さにデポジットして、厚い酸化物２４を成長させる時
の酸化マスクとして作用させる。フォトレジスト・コー
ティング５１が、窒化物５０のパターンを定める為にス
ライスの表面に適用され、不連続部分４８にアラインし
たダイナミックＲＡＭセル１７のトランジスタ及びキャ
パシタを定めるマスクを介して、紫外線に露出される。
現像した時、フォトレゾスト５１内の孔５２が、この後
乾式エッチによって窒化シリコン５０を除去する為のパ
ターンを定める。孔５２内の若干の酸化物４９はこのエ
ッチによって除去されるが、少なくともｉ、ｏ　ｏ　ｏ
人が残る。
第２ｅ図について説明すると、次の工程はフォトレゾス
ト５１を引剥し、新しいフォトレゾスト・コーティング
を適用することである。この新しいフォトレゾスト・コ
ーティングが（不連続部４８にアラインした）マスクを
用いてパターンを定められ、後でビット線２３となる所
の孔が現われる様にするが、キャパシタ１８は覆われた
ま＼にする。その後、このフォトレジストを使ってキャ
パシタ１８となる区域をマスクすると共に９、窒化物５
０を用いて孔をあけた場所をマスクして、スライスをエ
ッチャントにさらし、区域５４内の酸化物４９を除去す
る。次に、フォトレジスト５３を引剥し、５０　ｋｅＶ
でＩ　Ｘ　１０”／ａｍ”の量で砒素の打込みを実施し
て、Ｎ＋領域５５を作る。これらのＮ十領域が、ビット
線に対する埋込みＮ十形領域２３及びガードリング３３
になる。酸化物４９がキャパシタ１８の区域でこの打込
みのマスクとなる。次にスライスを熱処理にかけて、領
域５５内の砒素を打込んだシリコンの焼鈍をする。これ
はアルイン中で９００℃で１．５時間行なわれる。
打込み領域５５がこの焼鈍の後にシリコンの中に一層深
く滲透する。
次に第２ｆ図について説明すると、スライスを次に酸化
物エッチ−ヤントにさらして、キャパシタ領域の」二に
ある酸化物４９を剥す。これは湿式エッチであり、この
為、窒化物５０の縁の下にある酸化物にアンダカットが
入る。この後スライスを、最初は乾いた酸素中で、そし
てその後の終り半分の間は蒸気中で、９００℃で約２０
分間酸化作用にかけ、埋込みＮ十形領域２３の上に酸化
物２４を成長させると共に、後でキャパシタ領域となる
所にダミー酸化物コーティングを成長させる。Ｎ十形の
ドーピングにより、酸化物２４は３，０００人の厚さま
で成長するが、キャパシタ領域の上では、酸化物５６は
約６００λにしか成長しない。
次に、１５０１（ｅＶで１Ｘ　ｉ　０１４／ｃｍ２の量
で砒素の打込みを行なうことにより、キャパシタ１８の
Ｎ形記憶領域２０全作る。この砒素の打込みは、スライ
スの他のどの部分でも、窒化物マスクに滲透しない。
次に、湿式エッチによシ、キャパシタ領域２０の上のダ
ミー酸化物５６を剥す。この湿式エッチが、埋込みＮ十
形領域の上の酸化物２４をも若干量除去する。その後、
エッチャントとして高温燐酸を用いて、窒化物５０を剥
す。次に、キャパシタ領域２０の上に約１００久の薄い
酸化物コーティングを成長させ、キャパシタの誘電体と
して作用させる。これは約８５０℃で酸素及びＨＣｌ中
で成長させる。
第２ｇ図について説明すると、ＣＶＤプロセスを使って
、スライス全体の上に約３，０００λの厚さに多結晶シ
リコン層全デポゾットし、フィールド・プレート３０及
びキャパシタ極板２１となるものを作る。このポリシリ
コン層は、オギシ塩化燐に酸素及び窒素を加えた雰囲気
に約９５０℃で１０分間露出することによってドープし
、この工程の間に成長Ｌ７た釉薬を引４１１す。その後
、ポリシリコンＪ−（まだスライス全体を覆っている）
を約９００℃で約肌５時間の間蒸気に露出することによ
って２＋０００　Ｋの厚さに酸化１〜、熱酸化物コーテ
ィング５日を形成する。フォトレゾスト・コーティング
５９を適用し、記憶キャパシタの極板２１及びフィール
ド・プレート３０を定めるマスクを介して露光し、その
後エッチ順序を実施［２て、（湿式エッチケ用いて）酸
化物５日、（乾式エッチを用いて）ボ′リシリコン５１
、及び（湿式エッチを用いて）ｒ！＃化物４９を除去す
る。その後フォトレジスト５９全引剥す。これによって
、トランジスタ及びガードリング金形成しようとする全
ての区域でシリコンが露出する。
次に第２ｈ図について説明すると、約８５０℃で蒸気に
露出することにより、トランジスタ１４゜１６．１９に
対するｒ−ｈ酸化物が成長させられ、約２００尺の厚さ
を作る。次にＣＶＤ又はスパッタリング・プロセスによ
り、モリブデン層６０をスライス全体を覆う様に約３．
０００　Ｘの厚さにデポジットする。この層が全てのト
ランジスタ・ｒ　−ト２２，２７と、メモリ・アレー内
のワード線の様な種々の相互接続部とを形成する。次に
、プラズマ強化ＣＶＤプロセスにより、キャップ酸化物
層６１を約２，０００λの厚さになるまで、モリブデン
層の上にデポジットする。フォトレジスト・コーティン
グ６２を付は加え、全てのトランジスタのゲート及びワ
ード線等を定めるマスクを介して露光する。このマスク
はポリシリコンの記憶キャパシタの極板２１及びフィー
ルド・プレート３０の縁とアラインしている。現像後、
フォトレゾストロ２に孔６３全形成して、不要のモリブ
デンのエツチングが出来る様にする。酸化物層６１を乾
式エッチによって除き、次にモリブデン層６０を乾式エ
ッチによって除き、第２ｂ図に示す構造を残す。この後
、レジスト６２を引剥す。
第２を図について説明すると、プラズマ強化ＣＶＤプロ
セスにより、スライス全体の上に約２．５００　Ｋの厚
さに酸化シリコン・コーティングをデポジットし、次に
スライス全プラズマ・エッチにかける。これによって酸
化物が異方性をもって除去さＪ′Ｌ、ことごとくの尖っ
た縁、特にトランジスタ１４，１６のモリブデン・’ｒ
’−）２７の縁に側壁酸化物６５を残す。この側壁酸化
物６５を使って、セルファライン・ゲート・トランジス
タのゲートとドＩ／イン打込み部の間に空間を作り、「
ＬＤＤ　Ｊ　（軽くドープしたドレイン）トランジスタ
構造を作る。次にスライスＴｈ１００）ＣｅＶで約４×
１０１４／ｃｍ２の童の燐の打込みにかけ、Ｎチャンネ
ル・トランジスタ区域及びＰチャンネル・トランジスタ
区域の両方にＮ＋十形−プ領域６６を作る。これらがソ
ース／ドレイン領域２５になる。
第２Ｓ図について説明すると、フォトレゾスト・コーテ
ィング６７を適用して、ポリシリコンのフィールド・プ
レート３０とアラインしたマス２を介して露光し、全て
のＮ形タンク１３の上に孔６８を作り、Ｐチャンネルの
ソース・ドレインの反対ドープが出来る様にする。この
目的の為、４０　ｋｅＶのエネルギで約４　Ｘ　１０”
’／ｃｒｎ２の量で硼素の打込みを実施し、Ｎ形タンク
区域にある前のＮ十形打込み部に入り込むＰ＋形領領域
６９作り、この為Ｐチャンネル・トランジスタのＰ±形
ソース／ドレイン領域２８が形成される。レジスト６７
を引剥し、アルゴン中で約９００８Ｃで大体２．５時間
の間、スライスを焼鈍工程にかけ、領域６６．６９を内
方駆動する。次に、全てのソース／ドレイ／領域を珪化
する為、スパッタリングによって６ｏｏＸのチタンをデ
ポジットしくタングステン又は白金を使ってもよい）、
化成ガス中で約肌５時間の間、約６７５℃の温度にさら
す。次に、残っている未反応のチタンを引剥し、珪化チ
タン全化成ガス中で約８００°Ｃで約１５分間焼鈍し、
珪化区域２６を作る。
第１図に戻って説明すると、次の工程は多重レベル酸化
物コーティング３９のデポゾツションである。これは約
５，０００尺の厚さを作る為にＣＶＤプロセスによって
行なわれる。普通、この層は燐で軽くドープする。＋ｌ
？ｌシリコンのフィールド・プレート３０とアラインし
ているマスクを介してフォトレジストを露出することに
よυ、珪化ソース／ビレ・イン区域又はポリシリコン３
０又はモリブデン２２に対する接点３５又は３８の為の
孔を多重レベル酸化物コーティング３９にあける。酸化
物３９を乾式エッチにかけて、垂直の側壁（即ち、アン
ダカットがない）を作るが、フォトレゾストの侵食によ
、り上側の縁にテーパがあることが望ましい。残シのレ
ゾストを引剥し、露出した接点区域３５．３８から、１
％Ｈ１’ｉ’堀出しエッチにより、酸化物を除く。約８
．０００入の合計の厚さになるまで、スパッタリングに
よって、スライス全体の上に金属をデポジットする。こ
のメタライズ工程は、下側ノー３６として（これは段の
カバーを促進すると共に電気泳動抵抗を改善するのに望
ましい’）　２，０００乃至４１００　ｏ　Ｋのタング
ステンをスパッタリングした後、４，０００乃至６．０
００尺のシリコンをドープしたアルミニウム３７をスバ
ッタリングすることで構成される。金属層３６゜３７が
、フォトレゾストと接点孔にアラインしたマスクを使い
、プラズマ・エッチを用いて、パターンが定められ、そ
の後フォトレゾストを引剥す。
接点及びメタライズ部分を化成ガス中で約４５０００で
約１時間の間焼結する。
窒化シリコンの上側コーティング（図に示してない）が
約’Ｉ　Ｏ，ＯＤ　Ｏλの厚さにＣＶＤプロセスによっ
て形成され、この上側コーティングのパターンをフォト
レジスト及び乾式エッチを用いて定めて、普通の様に金
属のがンデイング・パッドを露出する。レゾストを剥し
、スライスの裏側を研削して、裏側に金をデポジットし
、プローブ試験を行ない、スクライビングによって個別
のチップに分割し、チップをデュアルインライン・パッ
ケージ等に取付けることにより、普通と同じ様に製造が
完了する。
この発明を実施例について説明したが、以上の説明はこ
の発明を制約するものと解してはならない。この説明か
ら、当業者にはこの実施例の種々の変更並びにこの発明
のその他の実施例が容易に考えられよう。従って、特許
請求の範囲は、この発明の範囲内に含゛まれるこれらの
全ての変更及び実施例を包括するものであることを承知
されたい。
【図面の簡単な説明】
第１図は半導体チップのごく小さい一部分を著゛しく拡
大した側面断面図で、この発明の方法によって作られる
ダイナミック・メモリ・セル・アレーの１つのセルと種
々の周辺Ｎチャンネル及びＰチャンネル・トランジスタ
とを示す。第２ａ図乃至第２３図は、製造過程の相次ぐ
段階に於ける第１図の装置を、第１図と同じ断面で切っ
た側面断面図である。 符号の説明 １１：Ｐ十形基板 １３　：　ｌ、Ｔ形井戸 １４：電界効果トランジスタ １５　：　１）形井戸 １１ｉ　：Ｎチャンネル・トランジスタ１７：メモリ・
セル １８：記憶キャパシタ １９：Ｎチャンネル・アクセス・トランジスタ２０：Ｎ
形打込み領域 ２１：ポリシリコン板 ２２：モリブデン層 ２３ニドレイン（Ｎ十打込み部） ２５：Ｎ十形ソース／ドレイン領域 ２７　：　ケ９−　ト ２８　：Ｓ？Ｐ＋Ｊｆｔ７−ｘ／￥″′“４　　　　コ
仲 ３６　：　１ｌｌｉ＃　　　　　　　　　　　　　　炙
／−１０ｚＣ ｔｇｚｔ 手続補正書（方式） 昭和６０年７０月７６日

Claims (7)

    【特許請求の範囲】
  1. （１）ｐ形シリコン本体の画にＮ形不純物を打込んでＮ
    形井戸区域を作ると共に該区域の上に酸化物を成長させ
    、前記酸化物をマスクとして使つて、前記面にＰ形不純
    物を打込んでＰ形井戸区域を作り、前記Ｎ形井戸及びＰ
    形井戸の両方を前記面内に駆動する熱処理を行ない、前
    記Ｎ形井戸及びＰ形井戸の両方の上で前記面の上に薄い
    酸化物及び酸化マスクを形成し、前記Ｐ形井戸の選ばれ
    た区域で前記薄い酸化物及び酸化マスクの両方に孔をあ
    け、その後Ｎ＋形不純物を前記選ばれた区域に打込み、
    該選ばれた区域の上に酸化物を成長させて該酸化物の下
    に埋込みＮ＋形領域を作り、その後Ｐ形井戸のキャパシ
    タ区域に一層軽くドープしたＮ形領域を打込み、前記面
    の上に第１の導電コーティングを適用して、該コーティ
    ングのパターンを定めてキャパシタ極板及び隔離用フィ
    ールド・プレートを作り、前記第１の導電コーティング
    は前記フィールド・プレート区域の酸化物コーティング
    よりもずつと薄い熱酸化物により、前記キャパシタ区域
    で前記面から絶縁されており、前記第１の導電コーティ
    ングから絶縁体によつて隔離された第２の導電コーティ
    ングを前記面に適用し、該第２の導電コーティングのパ
    ターンを定めてトランジスタ・ゲート及び相互接続部を
    作り、該ゲートの縁の上に側壁酸化物スペーサを形成し
    、前記Ｎ形井戸及びＰ形井戸区域の両方で前記面にＮ形
    不純物を打込んで前記側壁酸化物スペーサによつてマス
    クされたＮ＋形ソース／ドレイン領域を作り、前記Ｐ形
    井戸区域をマスクして、前記Ｎ形井戸区域にＰ形不純物
    を打込んで、前記Ｎ形不純物を打消すＰ＋形ソース／ド
    レイン領域を作り、接点区域以外では絶縁体によつて前
    記第２及び第１の導電コーティングから隔離された第３
    の導電コーティングを前記面に適用し、該第３の導電コ
    ーティングのパターンを定めて相互接続部及び接点を限
    定する工程から成るＣＭＯＳ双子井戸半導体装置を作る
    方法。
  2. （２）特許請求の範囲第１項に記載した方法に於て、前
    記Ｎ形井戸の上の酸化物が、前記Ｐ形井戸の打込みをし
    た後にエッチされて、マスクのアライメントに使う段を
    前記面内に作る方法。
  3. （３）特許請求の範囲第１項に記載した方法に於て、前
    記埋込みＮ＋形領域をドレインとして使つてＮチャンネ
    ル・トランジスタが形成され、前記Ｎ＋ソース／ドレイ
    ン領域を使つてＮチャンネル・トランジスタが形成され
    る方法。
  4. （４）特許請求の範囲第３項に記載した方法に於て、前
    記面に沿つてＮチャンネル・トランジスタを互いに隔離
    することが、前記フィールド・プレートによつて行なわ
    れ、厚いフィールド酸化物を形成しない方法。
  5. （５）特許請求の範囲第４項に記載した方法に於て、前
    記フィールド・プレートがゼロ・ボルトにバイアスされ
    る方法。
  6. （６）特許請求の範囲第１項に記載した方法に於て、前
    記第１の導電コーティングが多結晶シリコンであり、前
    記第２の導電コーテイングが耐火金属であり、前記第３
    の導電コーティングが金属である方法。
  7. （７）特許請求の範囲第１項に記載した方法に於て、前
    記Ｐ＋形及びＮ＋形ソース／ドレイン領域の全部の表面
    を硅化する工程を含む方法。
JP60144413A 1984-07-02 1985-07-01 Ｃｍｏｓ双子井戸半導体装置を作る方法 Pending JPS6175555A (ja)

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