JPH05102439A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05102439A JPH05102439A JP3261642A JP26164291A JPH05102439A JP H05102439 A JPH05102439 A JP H05102439A JP 3261642 A JP3261642 A JP 3261642A JP 26164291 A JP26164291 A JP 26164291A JP H05102439 A JPH05102439 A JP H05102439A
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- semiconductor substrate
- wiring region
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- wiring
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】本発明をＥＰＲＯＭに用いた場合には、半導体
基板１１上のビット線用拡散配線領域１２と、半導体基
板１１と拡散配線領域１２上のエピタキシャル層１４
と、エピタキシャル層１４上のドレイン拡散領域８、ソ
ース拡散領域９とを設け、拡散配線領域１２とドレイン
拡散領域８とを電気的に接続する第１の内部コンタクト
１０ａを形成してある。 【効果】コンタクト孔は良好な導通を取るために一定の
大きさが必要不可欠であるが、配線をエピタキシャル層
下に埋め込むことにより、コンタクト孔を減らす、ない
しは無くすことができ、集積度を向上させることができ
る。
基板１１上のビット線用拡散配線領域１２と、半導体基
板１１と拡散配線領域１２上のエピタキシャル層１４
と、エピタキシャル層１４上のドレイン拡散領域８、ソ
ース拡散領域９とを設け、拡散配線領域１２とドレイン
拡散領域８とを電気的に接続する第１の内部コンタクト
１０ａを形成してある。 【効果】コンタクト孔は良好な導通を取るために一定の
大きさが必要不可欠であるが、配線をエピタキシャル層
下に埋め込むことにより、コンタクト孔を減らす、ない
しは無くすことができ、集積度を向上させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、配線構造に関する。
に、配線構造に関する。
【０００２】
【従来の技術】近年、半導体集積回路では大容量化、高
機能化に伴い、素子の微細化、高集積化は大きな課題と
なっている。従来技術の例として、浮遊ゲートを有する
紫外線照射型半導体記憶素子、すなわち、ＥＰＲＯＭに
ついて説明する。図５はＥＰＲＯＭ記憶素子の一部を示
す平面図で、図６は図５のＤ−Ｄ’に沿う断面図であ
る。
機能化に伴い、素子の微細化、高集積化は大きな課題と
なっている。従来技術の例として、浮遊ゲートを有する
紫外線照射型半導体記憶素子、すなわち、ＥＰＲＯＭに
ついて説明する。図５はＥＰＲＯＭ記憶素子の一部を示
す平面図で、図６は図５のＤ−Ｄ’に沿う断面図であ
る。
【０００３】ＥＰＲＯＭのセルは、通常のＭＯＳ型ＦＥ
Ｔと同じように、半導体基板表面にドレイン領域８とソ
ース領域９がチャネル領域１５を隔てて設けられてお
り、チャネル領域１５の上には第１ゲート絶縁膜１６を
介して周囲から完全に絶縁された浮遊ゲート７が設けら
れ、その浮遊ゲート７の上には第２ゲート絶縁膜１７を
介してコントロールゲート１が設けてある。
Ｔと同じように、半導体基板表面にドレイン領域８とソ
ース領域９がチャネル領域１５を隔てて設けられてお
り、チャネル領域１５の上には第１ゲート絶縁膜１６を
介して周囲から完全に絶縁された浮遊ゲート７が設けら
れ、その浮遊ゲート７の上には第２ゲート絶縁膜１７を
介してコントロールゲート１が設けてある。
【０００４】各ドレイン領域８、チャネル領域１５は素
子分離領域５により絶縁されてセルを構成しており、各
ドレイン領域８、チャネル領域１５を挟むようにソース
領域９が素子分離領域５と直交する方向に並置されてい
る。各チャネル領域１５上にはコントロールゲート１が
平行に走り、素子分離領域５上ではコントロールゲート
１の突出部であるスリット６がある。このスリット６
は、素子分離領域５上のスリット領域６１のコントロー
ルゲート１下であり、各セルのチャネル領域１５の上に
ある浮遊ゲート７を分離している。また、スリット領域
６１のコントロールゲート１以外の部分は層間絶縁膜１
８で満たされている。
子分離領域５により絶縁されてセルを構成しており、各
ドレイン領域８、チャネル領域１５を挟むようにソース
領域９が素子分離領域５と直交する方向に並置されてい
る。各チャネル領域１５上にはコントロールゲート１が
平行に走り、素子分離領域５上ではコントロールゲート
１の突出部であるスリット６がある。このスリット６
は、素子分離領域５上のスリット領域６１のコントロー
ルゲート１下であり、各セルのチャネル領域１５の上に
ある浮遊ゲート７を分離している。また、スリット領域
６１のコントロールゲート１以外の部分は層間絶縁膜１
８で満たされている。
【０００５】コントロールゲート１、ソース領域９に直
交する方向にビット線２とソース線３が互いに平行して
基板上を這い、コンタクト孔４でビット線２は各ドレイ
ン領域８と、また、ソース線３はソース領域９と電気的
に導通を取っている。
交する方向にビット線２とソース線３が互いに平行して
基板上を這い、コンタクト孔４でビット線２は各ドレイ
ン領域８と、また、ソース線３はソース領域９と電気的
に導通を取っている。
【０００６】各素子間の接続、ビット線２、ソース線３
等の配線にはＡｌ、またはＡｌにＳｉ、Ｃｕ等を添加し
た合金を用い、コンタクト孔４を通して配線とドレイン
領域８、ソース領域９と導通を取っている。
等の配線にはＡｌ、またはＡｌにＳｉ、Ｃｕ等を添加し
た合金を用い、コンタクト孔４を通して配線とドレイン
領域８、ソース領域９と導通を取っている。
【０００７】
【発明が解決しようとする課題】コンタクト孔は、良好
なコンタクトを形成するために一定の大きさが必要不可
欠であるため、図５からわかるように、コンタクト孔が
素子微細化の足かせとなっている。また、半導体集積回
路の集積度が向上すると、配線の総延長が長大となる一
方で、幅は狭くなり、電流密度の上昇及びコンタクトホ
ールのアスペクト比の増大に伴う熱や電気的ストレスに
対して弱くなり、断線など、信頼性の低下が問題とな
る。
なコンタクトを形成するために一定の大きさが必要不可
欠であるため、図５からわかるように、コンタクト孔が
素子微細化の足かせとなっている。また、半導体集積回
路の集積度が向上すると、配線の総延長が長大となる一
方で、幅は狭くなり、電流密度の上昇及びコンタクトホ
ールのアスペクト比の増大に伴う熱や電気的ストレスに
対して弱くなり、断線など、信頼性の低下が問題とな
る。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明は半導体基板と、前記半導体基板表面に形
成された一導電型拡散配線領域と、前記拡散配線領域を
含む前記半導体基板表面に形成されたエピタキシャル層
と、前記エピタキシャル層表面に形成された素子領域
と、前記拡散配線領域と前記素子領域とを電気的に接続
する内部コンタクトとを有することを特徴とする半導体
装置を提供する。
めに、本発明は半導体基板と、前記半導体基板表面に形
成された一導電型拡散配線領域と、前記拡散配線領域を
含む前記半導体基板表面に形成されたエピタキシャル層
と、前記エピタキシャル層表面に形成された素子領域
と、前記拡散配線領域と前記素子領域とを電気的に接続
する内部コンタクトとを有することを特徴とする半導体
装置を提供する。
【０００９】また、半導体基板と、前記半導体基板表面
上で、互いに離間して並置された共通ソース領域と、前
記半導体基板表面上で、前記ソース領域に沿って点在
し、チャネル領域を介して前記ソース領域と離間してい
るドレイン領域と、前記各チャネル領域上に配置された
ゲート電極と、前記各ドレイン領域下の前記半導体基板
内に位置し、前記ソース領域と直交方向に延びる第１の
配線領域と、前記半導体基板内にあり、前記第１の配線
領域に沿って延びる第２の配線領域と、前記各ドレイン
領域と前記第１の配線領域との導通をとる第１の内部コ
ンタクトと、前記ソース領域と前記第２の配線領域との
導通をとる第２の内部コンタクトとを有することを特徴
とする半導体装置を提供する。ここで、前記ソース領域
は所定の間隔を保ち、互いに平行に位置し、前記ゲート
電極は前記ソース領域に平行に延び、
上で、互いに離間して並置された共通ソース領域と、前
記半導体基板表面上で、前記ソース領域に沿って点在
し、チャネル領域を介して前記ソース領域と離間してい
るドレイン領域と、前記各チャネル領域上に配置された
ゲート電極と、前記各ドレイン領域下の前記半導体基板
内に位置し、前記ソース領域と直交方向に延びる第１の
配線領域と、前記半導体基板内にあり、前記第１の配線
領域に沿って延びる第２の配線領域と、前記各ドレイン
領域と前記第１の配線領域との導通をとる第１の内部コ
ンタクトと、前記ソース領域と前記第２の配線領域との
導通をとる第２の内部コンタクトとを有することを特徴
とする半導体装置を提供する。ここで、前記ソース領域
は所定の間隔を保ち、互いに平行に位置し、前記ゲート
電極は前記ソース領域に平行に延び、
【００１０】前記各チャネル領域の上であり、かつ前記
ゲート電極の下に周囲から電気的に絶縁されている浮遊
ゲートを有し、前記第１の配線領域は互いに平行に、か
つ前記ソース領域に直交方向に延びるビット線であり、
前記第２の配線領域が前記第１の配線領域に平行なソー
ス線であり、前記第１及び前記第２の内部コンタクトは
前記半導体基板表面に垂直方向に形成されていることを
特徴とするものであっても良い。
ゲート電極の下に周囲から電気的に絶縁されている浮遊
ゲートを有し、前記第１の配線領域は互いに平行に、か
つ前記ソース領域に直交方向に延びるビット線であり、
前記第２の配線領域が前記第１の配線領域に平行なソー
ス線であり、前記第１及び前記第２の内部コンタクトは
前記半導体基板表面に垂直方向に形成されていることを
特徴とするものであっても良い。
【００１１】
【作用】普通、半導体基板上に配線を這わせ、コンタク
ト孔を設けて配線と素子との導通を取るが、上述のよう
に半導体基板とエピタキシャル層の間に不純物拡散によ
る拡散配線領域を形成し、この拡散配線領域とエピタキ
シャル層上の素子とを縦に延びる不純物拡散領域による
内部コンタクトで電気的に接続することにより、コンタ
クト孔を減らす、ないしは無くすことができ、コンタク
ト孔が必要とするスペースが減少し、集積度を向上させ
ることができる。また、配線が細くなり、また、コンタ
クト孔のアスペクト比が増大するのにともない生じ易い
断線等による致命不良を防ぎ、信頼性を向上させること
ができる。
ト孔を設けて配線と素子との導通を取るが、上述のよう
に半導体基板とエピタキシャル層の間に不純物拡散によ
る拡散配線領域を形成し、この拡散配線領域とエピタキ
シャル層上の素子とを縦に延びる不純物拡散領域による
内部コンタクトで電気的に接続することにより、コンタ
クト孔を減らす、ないしは無くすことができ、コンタク
ト孔が必要とするスペースが減少し、集積度を向上させ
ることができる。また、配線が細くなり、また、コンタ
クト孔のアスペクト比が増大するのにともない生じ易い
断線等による致命不良を防ぎ、信頼性を向上させること
ができる。
【００１２】
【実施例】以下、本発明の実施例を図１から図４を用い
て詳細に説明する。
て詳細に説明する。
【００１３】本実施例は、本発明をＥＰＲＯＭについて
用いたものである。図１はＥＰＲＯＭ記憶素子領域の一
部を示す平面図、図２は図１中のＡ−Ａ’に沿う断面
図、図３は図１中のＢ−Ｂ’に沿う断面図、図４は図１
中のＣ−Ｃ’に沿う断面図である。
用いたものである。図１はＥＰＲＯＭ記憶素子領域の一
部を示す平面図、図２は図１中のＡ−Ａ’に沿う断面
図、図３は図１中のＢ−Ｂ’に沿う断面図、図４は図１
中のＣ−Ｃ’に沿う断面図である。
【００１４】まず、Ｐ型半導体基板１１表面に、後にビ
ット線、ソース線用の内部配線とする領域に、例えば、
ヒ素を打ち込み、濃度１×1017cm-3、深さ0.2 μm 程度
の所定配線パターン、例えば、縦方向に離間して互いに
平行にビット線用拡散配線領域１２、ソース線用拡散配
線領域１３を形成する。引き続き、半導体基板１１上に
Ｐ型エピタキシャル層１４を厚さ約１μm 形成する。
ット線、ソース線用の内部配線とする領域に、例えば、
ヒ素を打ち込み、濃度１×1017cm-3、深さ0.2 μm 程度
の所定配線パターン、例えば、縦方向に離間して互いに
平行にビット線用拡散配線領域１２、ソース線用拡散配
線領域１３を形成する。引き続き、半導体基板１１上に
Ｐ型エピタキシャル層１４を厚さ約１μm 形成する。
【００１５】引き続き、エピタキシャル層１４表面に従
来からの方法により、ＥＰＲＯＭ素子を形成する。即
ち、改良ＬＯＣＯＳ等の方法で、メモリセルを分離する
ために、先に形成したビット線用拡散配線領域１２、ソ
ース線用拡散配線領域１３に平行に、ビット線用拡散配
線領域１２の間であって、ソース線用拡散配線領域１３
上のエピタキシャル層１４表面で、ドレイン領域８を分
離し、ソース領域９を確保するよう膜厚800nm 程度の素
子分離領域５を形成する。この後、例えば、塩酸を用い
てメモリ領域全面のエピタキシャル層１４上に30nm程度
の第１ゲート絶縁膜１６を形成する。次に、イオン打ち
込み法等により、例えば、ボロンを濃度１×1023cm-3程
度導入し、ビット線用拡散配線領域１２、ソース線用拡
散配線領域１３と直交方向に、素子分離領域５の間であ
ってドレイン領域８とソース領域９の間にチャネル領域
１５を形成する。次に、例えば、ＣＶＤ法により、後に
セルごとに独立した浮遊ゲート７を形成する第１のポリ
シリコン層を第１ゲート絶縁膜１６上全面に膜厚400nm
程度堆積させ、不純物を濃度１×1020〜1021cm-3程度拡
散させる。また、素子分離領域５上のビット線用拡散配
線領域１２、ソース線用拡散配線領域１３に平行方向に
ドライエッチング法などを用いて第１のポリシリコン層
と第１ゲート絶縁膜１６を除去し、浮遊ゲート７を分離
するためのスリット領域６１を形成しておく。この後、
900℃以上の温度で酸化処理を施し、第１のポリシリコ
ン層及びスリット領域６１上に第２ゲート絶縁膜１７を
膜厚40nm程度形成し、スリット領域６１上にスリット穴
６２を形成する。続いて、ＣＶＤ法等を用いて、第２ゲ
ート絶縁膜１７上に膜厚400nm 程度の第２のポリシリコ
ン層を堆積させると同時にスリット穴６２を埋め込み、
第２のポリシリコン層中に不純物を濃度１×1020〜1021
cm-3程度導入する。
来からの方法により、ＥＰＲＯＭ素子を形成する。即
ち、改良ＬＯＣＯＳ等の方法で、メモリセルを分離する
ために、先に形成したビット線用拡散配線領域１２、ソ
ース線用拡散配線領域１３に平行に、ビット線用拡散配
線領域１２の間であって、ソース線用拡散配線領域１３
上のエピタキシャル層１４表面で、ドレイン領域８を分
離し、ソース領域９を確保するよう膜厚800nm 程度の素
子分離領域５を形成する。この後、例えば、塩酸を用い
てメモリ領域全面のエピタキシャル層１４上に30nm程度
の第１ゲート絶縁膜１６を形成する。次に、イオン打ち
込み法等により、例えば、ボロンを濃度１×1023cm-3程
度導入し、ビット線用拡散配線領域１２、ソース線用拡
散配線領域１３と直交方向に、素子分離領域５の間であ
ってドレイン領域８とソース領域９の間にチャネル領域
１５を形成する。次に、例えば、ＣＶＤ法により、後に
セルごとに独立した浮遊ゲート７を形成する第１のポリ
シリコン層を第１ゲート絶縁膜１６上全面に膜厚400nm
程度堆積させ、不純物を濃度１×1020〜1021cm-3程度拡
散させる。また、素子分離領域５上のビット線用拡散配
線領域１２、ソース線用拡散配線領域１３に平行方向に
ドライエッチング法などを用いて第１のポリシリコン層
と第１ゲート絶縁膜１６を除去し、浮遊ゲート７を分離
するためのスリット領域６１を形成しておく。この後、
900℃以上の温度で酸化処理を施し、第１のポリシリコ
ン層及びスリット領域６１上に第２ゲート絶縁膜１７を
膜厚40nm程度形成し、スリット領域６１上にスリット穴
６２を形成する。続いて、ＣＶＤ法等を用いて、第２ゲ
ート絶縁膜１７上に膜厚400nm 程度の第２のポリシリコ
ン層を堆積させると同時にスリット穴６２を埋め込み、
第２のポリシリコン層中に不純物を濃度１×1020〜1021
cm-3程度導入する。
【００１６】次に、まずドライエッチング法により第２
のポリシリコン層をエッチングし、チャネル領域１５上
に平行に延びるコントロールゲート１と、スリット穴６
２を埋めて成るスリット６を形成する。次に、セルフア
ライン技術を用いて、第２のゲート絶縁膜１７と第１の
ポリシリコン層をエッチングし、コントロールゲート１
の下に浮遊ゲート７を形成する。また、以上の工程の途
中に周辺回路素子を形成する工程を含ませても良い。
のポリシリコン層をエッチングし、チャネル領域１５上
に平行に延びるコントロールゲート１と、スリット穴６
２を埋めて成るスリット６を形成する。次に、セルフア
ライン技術を用いて、第２のゲート絶縁膜１７と第１の
ポリシリコン層をエッチングし、コントロールゲート１
の下に浮遊ゲート７を形成する。また、以上の工程の途
中に周辺回路素子を形成する工程を含ませても良い。
【００１７】続いて、ドレイン拡散領域８と先に形成し
たビット線用拡散配線領域１２、及びソース拡散領域９
とソース線用拡散配線領域１３と接続するところのみ
に、120keV、１×1013cm-2程度の不純物、例えば、リン
を打ち込み、アニールして縦に延びる第１及び第２の内
部コンタクト１０ａ、１０ｂを形成する。
たビット線用拡散配線領域１２、及びソース拡散領域９
とソース線用拡散配線領域１３と接続するところのみ
に、120keV、１×1013cm-2程度の不純物、例えば、リン
を打ち込み、アニールして縦に延びる第１及び第２の内
部コンタクト１０ａ、１０ｂを形成する。
【００１８】次に、コントロールゲート１、浮遊ゲート
７をマスクに１×1015cm-2程度のヒ素イオン等をセルフ
アラインで打ち込み、コントロールゲート１間のエピタ
キシャル層１４上にドレイン拡散領域８、ソース拡散領
域９を形成する。最後に、層間絶縁膜１８を全面に堆積
させ、スリット穴６１を埋め込む。
７をマスクに１×1015cm-2程度のヒ素イオン等をセルフ
アラインで打ち込み、コントロールゲート１間のエピタ
キシャル層１４上にドレイン拡散領域８、ソース拡散領
域９を形成する。最後に、層間絶縁膜１８を全面に堆積
させ、スリット穴６１を埋め込む。
【００１９】いうまでもなく、セルフアラインでドレイ
ン拡散領域８、ソース拡散領域９を形成した後に、縦に
延びる第１及び第２の内部コンタクト１０ａ、１０ｂを
形成しても良く、また、コントロールゲート１を形成す
る前に、ドレイン領域８、ソース領域９を形成しておい
ても良い。
ン拡散領域８、ソース拡散領域９を形成した後に、縦に
延びる第１及び第２の内部コンタクト１０ａ、１０ｂを
形成しても良く、また、コントロールゲート１を形成す
る前に、ドレイン領域８、ソース領域９を形成しておい
ても良い。
【００２０】以上では、Ｐ型半導体基板を用いて説明し
てきたが、Ｎ型半導体基板を用いて同様の配線構造を実
現することもできる。更に、ＥＰＲＯＭの他の半導体素
子に用いることもできる。
てきたが、Ｎ型半導体基板を用いて同様の配線構造を実
現することもできる。更に、ＥＰＲＯＭの他の半導体素
子に用いることもできる。
【００２１】1.2 μm 加工プロセスを用いて１ＭＥＰＲ
ＯＭの記憶素子領域のみに適用した場合には、従来のセ
ルサイズが4.3 μm ×4.6 μm であるのに対し、本実施
例では4.3 μm ×2.4 μm とすることができ、約５２％
縮小することができた。
ＯＭの記憶素子領域のみに適用した場合には、従来のセ
ルサイズが4.3 μm ×4.6 μm であるのに対し、本実施
例では4.3 μm ×2.4 μm とすることができ、約５２％
縮小することができた。
【００２２】従来は、図５のように基板上をビット線
２、ソース線３が這っているが、以上のようにして形成
されたＥＰＲＯＭにおいては、図１のように、ビット
線、ソース線は各々ビット線用拡散配線領域１２、ソー
ス線用拡散配線領域１３として基板内に埋め込まれてお
り、基板上にはコントロールゲート１のみがある。従っ
て、図５に示されるようなコンタクト孔４を形成するこ
となしに配線することができる。
２、ソース線３が這っているが、以上のようにして形成
されたＥＰＲＯＭにおいては、図１のように、ビット
線、ソース線は各々ビット線用拡散配線領域１２、ソー
ス線用拡散配線領域１３として基板内に埋め込まれてお
り、基板上にはコントロールゲート１のみがある。従っ
て、図５に示されるようなコンタクト孔４を形成するこ
となしに配線することができる。
【００２３】拡散層を用いる配線方法ではセルサイズを
縮小するという大きなメリットが得られ、また、全体の
サイズが縮小することで配線の総延長を短くすることが
できる。
縮小するという大きなメリットが得られ、また、全体の
サイズが縮小することで配線の総延長を短くすることが
できる。
【００２４】
【発明の効果】以上の説明からも明らかなように、半導
体基板上に配線をすると、半導体基板上の素子領域との
導通をとるため、一定の大きさのコンタクトホールが必
要不可欠であるが、本発明を用いることにより、コンタ
クトホールを減らせる、ないしは無くすことができ、素
子の微細化、高集積化が可能となる。
体基板上に配線をすると、半導体基板上の素子領域との
導通をとるため、一定の大きさのコンタクトホールが必
要不可欠であるが、本発明を用いることにより、コンタ
クトホールを減らせる、ないしは無くすことができ、素
子の微細化、高集積化が可能となる。
【００２５】また、微細な配線を必要とする領域、アス
ペクト比の大きいコンタクト孔を必要とする領域などに
本発明を用いることにより、断線等による致命不良を防
ぎ、信頼性を向上させることができる。
ペクト比の大きいコンタクト孔を必要とする領域などに
本発明を用いることにより、断線等による致命不良を防
ぎ、信頼性を向上させることができる。
【図１】ＥＰＲＯＭ記憶素子領域の一部を示す平面図。
【図２】図１中のＡ−Ａ’に沿う断面図。
【図３】図１中のＢ−Ｂ’に沿う断面図。
【図４】図１中のＣ−Ｃ’に沿う断面図。
【図５】従来のＥＰＲＯＭ記憶素子領域の一部を示す平
面図。
面図。
【図６】図４中のＤ−Ｄ’に沿う断面図。
１ コントロールゲート ２ ビット線 ３ ソース線 ４ コンタクト孔 ５ 素子分離領域 ６ スリット ７ 浮遊ゲート ８ ドレイン拡散領域 ９ ソース拡散領域 １０ａ 第１の内部コンタクト １０ｂ 第２の内部コンタクト １１ Ｐ型Ｓｉ基板 １２ ビット線用拡散配線領域 １３ ソース線用拡散配線領域 １４ エピタキシャル層 １５ チャネル領域 １６ 第１ゲート絶縁膜 １７ 第２ゲート絶縁膜 １８ 層間絶縁膜 ６１ スリット領域 ６２ スリット穴
Claims (3)
- 【請求項１】半導体基板と、 前記半導体基板表面に形成された一導電型拡散配線領域
と、 前記拡散配線領域を含む前記半導体基板表面に形成され
たエピタキシャル層と、 前記エピタキシャル層表面に形成された素子領域と、 前記拡散配線領域と前記素子領域とを電気的に接続する
内部コンタクトとを有することを特徴とする半導体装
置。 - 【請求項２】半導体基板と、前記半導体基板表面上で、
互いに離間して並置された共通ソース領域と、 前記半導体基板表面上で、前記ソース領域に沿って点在
し、チャネル領域を介して前記ソース領域と離間してい
るドレイン領域と、 前記各チャネル領域上に配置されたゲート電極と、 前記各ドレイン領域下の前記半導体基板内に位置し、前
記ソース領域と直交方向に延びる第１の配線領域と、 前記半導体基板内にあり、前記第１の配線領域に沿って
延びる第２の配線領域と、 前記各ドレイン領域と前記第１の配線領域との導通をと
る第１の内部コンタクトと、 前記ソース領域と前記第２の配線領域との導通をとる第
２の内部コンタクトとを有することを特徴とする半導体
装置。 - 【請求項３】前記ソース領域は所定の間隔を保ち、互い
に平行に位置し、 前記ゲート電極は前記ソース領域に平行に延び、 前記各チャネル領域の上であり、かつ前記ゲート電極の
下に周囲から電気的に絶縁されている浮遊ゲートを有
し、 前記第１の配線領域は互いに平行に、かつ前記ソース領
域に直交方向に延びるビット線であり、 前記第２の配線領域が前記第１の配線領域に平行なソー
ス線であり、 前記第１及び前記第２の内部コンタクトは前記半導体基
板表面に垂直方向に形成されていることを特徴とする特
許請求の範囲請求項２記載の半導体装置。
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