JPH05108578A

JPH05108578A - 情報処理システム

Info

Publication number: JPH05108578A
Application number: JP3271555A
Authority: JP
Inventors: Yoshinobu Terui; 照井嘉信
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1991-10-19
Filing date: 1991-10-19
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】複数のプロセッサを情報伝送路を介して接続
した情報処理システムにおいて、共有バスのボトルネッ
クを回避する。【構成】情報処理システム内に複数のサブ・ユニット
１，１ａを設け、各サブ・ユニットの信号伝送路５，５
ａをインタフェース手段６，６ａを介して共通の信号伝
送路７に接続する。各サブ・ユニット内の主メモリ４，
４ａ及びキャシュ・メモリ３０，３０ａ内のアドレス・
ブロックに対応してタグ・ビットを設定し、プロセッサ
２０，２０ａから要求されたアドレス・ブロックのタグ
・ビットの情報に基づいてインタフェース手段により、
或るサブ・ユニットから他のサブ・ユニットへ共通の信
号伝送路を介してパケットを送出するか否かを制御す
る。【効果】各サブ・ユニットにおいて独立に処理を行う
ことができ、信号伝送路における飽和を防止できるとと
もに、システム全体のコンシステンシが維持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを複
数の情報伝達路により接続した情報処理システムに関
し、特に、処理の高速化，情報伝送路のトラフィックの
削減を図った情報処理システムに関するものである。

【０００２】

【従来の技術】従来、複数のプロセッサを情報伝送路を
介して接続した情報処理システムとしては、図８に示す
ような共有バス・共有メモリ構成と称されるシステム構
成が一般に採用されている。

【０００３】図８において、８１は共有バス８３を共有
しているプロセッサ群、８２はプロセッサ群８１に付随
して命令・データをプロセッサに供給すると同時に共有
バス８３上のトラフィックを低減することを目的とする
キャッシュ・メモリ群、８４はプロセッサ群８１で共有
するメモリである。

【０００４】図８に示すシステムにおいて、プロセッサ
群８１からのデータ・アクセスに対して要求されたアド
レスに対応するデータが、データを要求するプロセッサ
に付随するキャッシュ・メモリ中に無い場合には、メモ
リ８４から要求されたアドレスに対応するデータを読み
出すためにリード要求パケットがメモリ８４に対して発
行される。

【０００５】前記のようなシステムにおいては、プロセ
ッサ数ｎが増加した場合には、共有バス８３が、それぞ
れのプロセッサからの要求パケット転送のボトルネック
（“バスの飽和”として知られている）となり、増加し
たプロセッサのパフォーマンスをシステム性能に有効に
活かせないという欠点があった。

【０００６】

【発明が解決しようとする課題】本発明は、前記のよう
な共有バスのボトルネックを回避し、多数のプロセッサ
を接続することが可能であり、また多数のプロセッサを
接続した場合においてもプロセッサのパフォーマンスを
システム・パフォーマンスに有効に活かすことのできる
情報処理システムを提供することを目的とする。より詳
細には、プロセッサ，キャッシュ・メモリ，主メモリを
内部に含むサブ・ユニットを構成し、各サブ・ユニット
間を複数の情報伝送路により階層的に接続し、サブ・ユ
ニット内をアクセスするデータ要求はサブ・ユニット外
部に影響を与えないよう構成された情報処理システムを
提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の情報処理システ
ムは、前記目的を達成するため、プロセッサに付随した
キャッシュ・メモリと主メモリとをパケットによりデー
タ転送が行われる第１の情報伝送路により接続してそれ
ぞれ構成された複数個のサブ・ユニットと、前記主メモ
リおよびキャッシュ・メモリにおいて分割されたアドレ
ス・ブロックごとに当該アドレス・ブロック内のデータ
が最新データであるか否かを示すタグ・ビットを格納す
る手段と、前記複数のサブ・ユニットをパケットにより
データ転送が行われる第２の情報伝送路に接続するイン
タフェース手段であって前記サブ・ユニット内部でパケ
ットが生成されたときに前記タグ・ビットの状態を判別
して前記サブ・ユニット内部のキャッシュ・メモリおよ
び主メモリにそのアドレス・ブロックに対する最新のデ
ータがない場合のみ前記パケットをサブ・ユニット外部
に送出するインタフェース手段とを設けたことを特徴と
する。

【０００８】

【作用】本発明においては、情報処理システム内に複数
のサブ・ユニットが設けられており、各サブ・ユニット
の信号伝送路をそれぞれインタフェース手段を介して共
通の信号伝送路に接続している。そして各サブ・ユニッ
ト内に設けられた主メモリ及びキャシュ・メモリ内のア
ドレス・ブロックに対応してタグ・ビットを設定し、プ
ロセッサから要求されたアドレス・ブロックのタグ・ビ
ットの情報に基づいて前記インタフェース手段により、
或るサブ・ユニットから他のサブ・ユニットへ共通の信
号伝送路を介してパケットを送出するか否かを制御して
いる。これにより、各サブ・ユニットにおいて独立に処
理を行うことができ、信号伝送路における飽和を防止で
きるとともに、システム全体のコンシステンシが維持さ
れる。また、不必要なパケットが他のサブ・ユニットへ
送出されることがなくなる。

【０００９】

【実施例】以下、図面を参照しながら、実施例により本
発明の特徴を具体的に説明する。先ず、本発明の情報処
理システムの実施例の概略の構成について説明する。図
１において、１，１ａは本発明におけるサブ・ユニット
の単位を示し、前記サブ・ユニット内には情報処理を行
なうプロセッサ群２，２ａ，プロセッサに対して命令・
データを高速に供給するキャッシュ・メモリ群３，３
ａ，命令・データを記憶する主記憶の一部あるいは全部
を構成するメモリ・ユニット４，４ａ，情報伝送路５，
５ａがある。なお、２０，２０ａはプロセッサ、３０，
３０ａはキャッシュ・メモリである。

【００１０】前記サブ・ユニット１，１ａは、バス・イ
ンタフェース・ユニット（以下ＢＩＵとして参照する）
６，６ａにより複数のサブ・ユニット１，１ａ間を接続
するサブ・ユニット外部に設けられた情報伝送路７に接
続される。情報伝送路５，５ａ，７は、本実施例では６
４ビット幅でそれぞれ同一の構成の信号を持ち、同一の
プロトコルにより情報が伝送される。

【００１１】図１においては簡略のためにサブ・ユニッ
ト内部のプロセッサ群，キャッシュ・メモリ群はそれぞ
れ４組しか図示していないが、これらは任意数の組をサ
ブ・ユニット内部に保有することが可能である。また、
図１においてはメモリ・ユニット４を１組しか図示して
いないが、これについても任意数の組をサブ・ユニット
内部に保有することが可能である。さらに、図１におい
ては情報伝送路５，７が２階層化されたシステムについ
て示しているが、本発明はこれに限定されるものではな
く２以上の任意のレベルの情報伝送路および前記情報伝
送路の階層をシステム内に持つことが可能である。

【００１２】図１におけるキャッシュ・メモリ群３，３
ａ，メモリ・ユニット４，４ａは情報伝送路５，５ａ，
７上の情報伝送の単位であるアドレス・ブロック単位に
データを保有しており、個々のアドレス・ブロックに対
応して、それぞれのアドレス・ビット内のデータが最新
のものであることを示すタグ・ビットをそれぞれ個別に
保有している。メモリ・ユニット４，４ａに付随するタ
グ・ビットは、メモリ・ユニット４，４ａと同一ユニッ
ト内にあっても良いしメモリ・ユニット４，４ａの外部
にあっても良い。図１に示す例においては、情報伝送路
５，５ａに接続されたタグ・ユニット８，８ａ内に格納
される。

【００１３】キャッシュ・メモリ上のタグ・ビットがセ
ットされている場合には、当該キャッシュ・メモリがそ
のアドレス・ブロックのデータを最後に更新したもので
あり、そのアドレス・ブロックの更新データはまだ当該
アドレス・ブロックを保持するシステム内のメモリ・ユ
ニットに反映されていないことを示し、メモリ・ユニッ
トに付随したタグ・ビットがセットされている場合に
は、そのメモリ・ユニット内のデータが最新のものであ
り、そのメモリ・ユニット以外に当該アドレス・ブロッ
クに対応する最新データを保有するキャッシュ・メモ
リ，メモリ・ユニットは無いということを示す。

【００１４】図２にタグ・ユニット８に格納されるタグ
・ビットの概念図を示す。図において、アドレス・ブロ
ック部２１は情報伝送路５，７上のデータ転送単位に分
割されており、各アドレス・ブロックに対応してタグ・
ビット２２が付随している。このタグ・ビット２２はタ
グ・ユニット８内に格納される。図２は一例としてアド
レス空間が３２ビット，アドレス・ブロックを６４バイ
ト単位に分割した場合について示しているが、本発明は
これに限定されるものではない。

【００１５】図１における情報伝送路５，７上のデータ
転送は、図３に示すデータ転送要求パケットと応答パケ
ットの組合せにより行なわれる。図３において、（ａ）
はキャッシュ・メモリがメモリ・ユニットからデータを
読み出す場合のリード要求パケットの一例を示し、
（ｂ）は前記リード要求パケットに対応する応答パケッ
トの一例を示す。同様に（ｃ）はプロセッサ２０，２０
ａがキャッシュ・メモリ群３，３ａ内の複数のキャッシ
ュ・メモリ３０，３０ａ間で共有するデータに対してデ
ータの書き込みを行う場合のライト要求パケットの一例
を示し、（ｄ）は前記ライト要求パケットに対する応答
パケットの一例を示す。また、（ｅ）はキャッシュ・メ
モリ３０，３０ａ内に存在する或るアドレス・ブロック
に対応するデータをメモリに書き戻す場合のライトバッ
ク要求パケットの一例を示し、（ｆ）は前記ライトバッ
ク要求パケットに対する応答パケットの一例を示す。

【００１６】図３（ａ）〜（ｆ）のヘッダ部は、図４に
示すようにパケット・タイプ，アドレス・フィールド，
要求ユニット・ナンバ等の各フィールドを持つ。

【００１７】パケット・タイプフィールドは、情報伝送
路上に送出されたパケットのリード／ライトの区別、要
求／応答パケットの種別等を示す。アドレス・フィール
ドは前記パケット内のデータの先頭データのアドレスを
示す。要求ユニット・ナンバフィールドは要求パケット
を送出したユニットのシステム内で一意のナンバであ
る。応答パケットのヘッダ部は、要求パケットに対応し
た応答パケットであることを示すパケット・タイプと要
求パケットと同一のアドレス・フィールド，要求ユニッ
ト・ナンバフィールドを持つ。

【００１８】図１に示す情報伝送路５，５ａ，７は、そ
の構成要素として図１には図示しないタグ信号線を持
つ。このタグ信号線は、パケット伝送用の信号線とは独
立して並列に設けられている。

【００１９】前記要求パケットが情報伝送路５，５ａ，
７に送出された場合に、キャッシュ・メモリ３０，３０
ａ，メモリ・ユニット４，４ａに付随したタグ・ビット
から、パケット・ヘッダのアドレス・フィールドで示さ
れたアドレス・ブロックに対応したタグの値が前記タグ
信号線に出力される。この処理は、キャッシュ・メモリ
３０，３０ａ及びタグ・ユニット８，８ａにより行われ
る。タグ信号線に出力されたタグ値は、タグ信号線上で
他のサブ・ユニットの出力とワイヤード・オアされる。

【００２０】図１のＢＩＵ６，６ａは、情報伝送路５，
５ａ上に要求パケットが送出された時点のタグ信号線値
により、情報伝送路上５，５ａ上の要求パケットをサブ
・ユニット１外部の情報伝送路７に送出するかどうか決
定する。

【００２１】情報伝送路５のタグ信号線がアサートされ
ている場合には、情報伝送路５上の要求パケットは情報
伝送路７に送出されることは無く、情報伝送路５のタグ
信号線がネゲートされている場合には、情報伝送路５上
の要求パケットが情報伝送路７に送出される。すなわ
ち、同じサブ・ユニット１内に要求するアドレスのデー
タがない場合のみ要求パケットが情報伝送路７に送出さ
れる。

【００２２】図１に示したメモリ・ユニットとは別個に
実現したタグ・ユニット８の詳細について、図５に示す
内部構造図を参照して説明する。

【００２３】図５において５１は、情報伝送路５（ある
いは７）上に送出された要求パケットの、アドレス・ブ
ロックを指定するパケット・ヘッダ部アドレス・フィー
ルドをラッチするためのアドレス・レジスタであり、同
様に５２はパケット・ヘッダ部パケット・タイプフィー
ルドをラッチするためのパケット・タイプ・レジスタで
あり、５３は本タグ・ユニット８が管理するアドレス・
スペースを指定するためのアドレス情報をタグ・ユニッ
ト８内部に保持するためのアドレス・スペース・レジス
タである。アドレス・スペース・レジスタ５３には、シ
ステム起動時に本タグ・ユニット８が管理すべきアドレ
ス範囲が設定される。

【００２４】また、図５において、５４はメモリ・ユニ
ットの保持するアドレス・ブロックに付随するタグ・ビ
ットを保持するためのタグ・メモリであり、本実施例に
おいてはＳＲＡＭを使用するものとする。なお、タグ・
メモリ５４に付された記号ＡＤＲＳ，ＤＡＴＡ，Ｒ／
Ｗ，ＣＳは、それぞれアドレス端子，データ端子，読み
出し／書き込み制御端子、チップセレクト端子を示す。

【００２５】５５はパケット・タイプ・レジスタ５２の
内容からタグ・メモリ５４等への制御信号を生成するた
めのパケット・タイプ・デコーダであり、５６はタグ・
メモリから読み出されたタグ・ビットを情報伝送路５
（あるいは７）のタグ信号線Ｌ１に出力するための出力
バッファである。また、５７はタグ・メモリ５４の出力
をメモリ・ユニット４に直接接続されたメモリ起動信号
線Ｌ２に出力するためのメモリ起動信号出力バッファで
ある。なお、５８はセレクタ、５９はアドレスデコーダ
である。また、パケット・タイプ・デコーダ５５の出力
は、出力バッファ５６，５７、セレクタ５８にも制御信
号として供給される。

【００２６】本実施例においては、メモリ起動信号は、
メモリ・ユニット４に対し、情報伝送路５のタグ信号線
Ｌ１上の出力が自分自身に付随するタグ・ユニットに由
来するものであることを通知するために使用される。本
メモリ起動信号は、タグ信号と同様にタグ・メモリから
出力されたものであるが、タグ信号は他のユニット、す
なわち、サブユニット内部のキャッシュ・メモリ３０か
らのタグ・ビット出力と論理和がとられるために、直接
メモリ起動信号としては使用できないために別個に設け
てある。

【００２７】たとえば、一例として、本システムのアド
レス方式が３２ビットバイト・アドレッシングであり、
メモリ・ユニット４の容量が４メガ・バイトであり、情
報伝送路５，７上を伝送される情報の単位が６４バイト
であるとすると、情報伝送路５，７に送出される要求パ
ケットは３２ビットのアドレス・フィールドを持ち、メ
モリ・ユニット４は６４Ｋ個すなわち１６ビットで識別
されるアドレス・ブロックを内部に保有する。従って、
メモリ・ユニット４に付随するタグ・ビットをアクセス
するためには要求パケットヘッダ部のアドレス・フィー
ルド３２ビットのうちの１６ビットが使用される。本実
施例では３２ビットバイト・アドレッシングであるの
で、４ギガ・バイトのアドレス空間にアクセス可能であ
る。すなわち、４メガ・バイトのメモリ・ユニット４を
１Ｋ個指定可能であるので、各メモリ・ユニットを識別
するためには１０ビットが必要となる。そこで、他のメ
モリ・ユニット４ａが保有するアドレス・ブロックとの
衝突をさけるために、タグ・ユニット８は２６（＝１６
＋１０）ビットのアドレスをアドレス・レジスタ５１に
ラッチし、上位１０ビットをアドレス・スペース・レジ
スタ５３の内容と比較し、アドレスの上位１０ビットと
前記アドレス・スペース・レジスタ５３の内容が一致し
た場合にのみタグ・ビットを保持するタグ・メモリ５４
に対してアドレス下位１６ビットを出力する。これを制
御するのがアドレス・デコーダ５９である。

【００２８】本実施例では、３２ビットアドレスのう
ち、３１ビット目から２２ビット目までの１０ビット
（＜３１：２２＞で示す。以下同様。）が、４メガ・バ
イトのメモリ・ユニット４を選択するために使用され、
２１ビット目から６ビット目までの１６ビット（＜２
１：６＞）がアドレス・ブロックを選択するために使用
され、５ビット目から０ビット目までの６ビット（＜
５：０＞）がアドレス・ブロック内のバイトを選択する
ために使用される。ただし、３１ビット目を最上位ビッ
トとし、０ビット目を最下位ビットとする。

【００２９】一般に、図１に示すようなプロセッサを複
数保有し、それぞれのプロセッサにライトバック方式の
キャッシュ・メモリが付いているシステムにおいては、
文献ＪａｍｅｓＡｒｃｈｉｂａｌｄａｎｄＪｅａ
ｎ−ＬｏｕｐＢｅａｒ，“ＣａｃｈｅＣｏｈｅｒｅ
ｎｃｅＰｒｏｔｏｃｏｌｓ：Ｅｖａｌｕａｔｉｏｎ
ＵｓｉｎｇａＭｕｌｔｉｐｒｏｃｅｓｓｏｒＳ
ｉｍｕｌａｔｉｏｎＭｏｄｅｌ”（ＡＣＭＴｒａｎｓ
ａｃｔｉｏｎｓｏｎＣｏｍｐｕｔｅｒＳｙｓｔｅｍ
ｓ，ｖｏｌ．４，Ｎｏ．４，Ｎｏｖ， ’８６，
ｐｐ．２７３−２９８）、あるいは、ＰａｕｌＳｗ
ｅａｚｅｙａｎｄＡｌａｎＪａｙＳｍｉｔｈ，
“ＡＣｌａｓｓｏｆＣｏｍｐａｔｉｂｌｅＣ
ａｃｈｅＣｏｎｓｉｓｔｅｎｃｙＰｒｏｔｏｃｏｌ
ｓａｎｄｔｈｅｉｒＳｕｐｐｏｒｔｂｙｔｈ
ｅＩＥＥＥＦｕｔｕｒｅｂｕｓ” （Ｔｈｅ１３
ｔｈＡｎｎｕａｌＩｎｔｅｒｎａｔｉｏｎａｌＳ
ｙｍｐｏｓｉｕｍｏｎＣｏｍｐｕｔｅｒＡｒｃｈ
ｉｔｅｃｔｕｒｅＣｏｎｆｅｒｅｎｃｅＰｒｏｃｅ
ｅｄｉｎｇｓ，ｐｐ．４１４−４２３）に示されるよ
うなキャッシュ・コンシステンシ・プロトコルによりキ
ャッシュ・メモリ間のデータ一致制御が行なわれる。こ
こではキャッシュ・コンシステンシ・プロトコルについ
ての詳細を記述することはしないが、ブロード・キャス
ト方式のコンシステンシ・プロトコルについて極簡単に
記述すると、（１）キャッシュ・メモリがリード・ミス
した場合には、最新のデータを保持するキャッシュ・メ
モリから当該データが供給される、（２）キャッシュ・
メモリが他のキャッシュ・メモリと共有しているデータ
を更新する場合には、更新データをデータ共有キャッシ
ュ・メモリに対して送出し、全ての共有キャッシュ・メ
モリ上の当該データを更新する、（３）キャッシュ・メ
モリは常に共有バス上のトランザクションを監視し、共
有バス上にリード・ミス通知トランザクションを検出し
当該アドレスに対する最新データを内部に保持している
場合には、メモリがリード・ミス通知トランザクション
に応答するのを抑止し、自身の保持する最新データを要
求キャッシュ・メモリに送出する、（４）キャッシュ・
メモリは常に共有バス上のトランザクションを監視し、
共有バス上に他のキャッシュ・メモリと共有しているデ
ータに対する更新要求が発行された場合には、更新要求
に付随している更新データで自身のデータを更新する、
となる。

【００３０】前記コンシステンシ・プロトコル（３）に
おけるメモリのリード・ミス通知トランザクションに対
する応答を抑止するためには、情報伝送路５（または
７）上に接続されたユニットに要求された最新データが
保持されているか否かをメモリ・ユニット４に通知する
必要がある。

【００３１】データを保持し得る機能ユニットの全てが
一つの情報伝送路に接続された図８に示すような従来の
共有バス方式の情報処理システムにおいては、この目的
のためにキャッシュ・メモリ上のアドレス・ブロックに
対してそのデータを最後に更新したのが当該キャッシュ
・メモリであり、当該キャッシュ・メモリの保持するデ
ータが最新のデータであることを示すタグ・ビット（一
般にはＯｗｎｅｒビットとして参照されている）を設
け、情報伝送路８３上に要求パケットが送出されたとき
に前記キャッシュ・メモリに付随したタグ・ビット値を
情報伝送路８３上のタグ信号線に送出すれば、メモリの
応答抑止の目的には十分であった。ところが、共有バ
スのボトルネックを回避する目的で情報伝送路を図１に
示すようにセグメント化すると、要求される最新データ
がサブ・ユニット１内に存在するとは限らず、前記要求
最新データは他のサブ・ユニット１ａのメモリ・ユニッ
ト４ａあるいはキャッシュ・メモリ群３ａ上に存在する
場合も起こりうる。メモリ・ユニットに付随するタグ・
ビットを持たない従来のシステムにおいては、サブ・ユ
ニット１内に最新データを保持するキャッシュ・メモリ
が存在しない場合には、メモリ・ユニット４が自身の保
持するデータが最新データであるか否かを判定すること
ができず、情報伝送路のセグメント化とキャッシュ・コ
ンシステンシ・プロトコルの両立は不可能となる。

【００３２】そこで、本発明においては、以下に説明す
るように、メモリ・ユニットに付随したタグ・ビットを
設けることで、情報伝送路をセグメント化してもシステ
ムを矛盾無く動作させることを可能としている。

【００３３】以下，図１及び図５に示す本発明の実施例
における動作を説明する。

【００３４】初期状態として、メモリ・ユニット４上の
アドレス・ブロックが最新のデータを保持しており、前
記アドレス・ブロックに対応したタグ・ビットがセット
されているものと仮定する。また、セレクタ５８はタグ
・メモリ５４のデータ端子側に切り替えられているもの
とする。

【００３５】プロセッサからのデータ・リード要求に対
してキャッシュ・メモリ上に当該データがなかった場
合、キャッシュ・メモリは情報伝送路上５にデータ・リ
ード要求パケット（図３（ａ）参照）を送出することで
当該データをメモリ・ユニット４に要求する。

【００３６】タグ・ユニット８は、情報伝送路５上のト
ランザクションを監視しており、データ・リード要求パ
ケット（図３（ａ）参照）のヘッダ部が情報伝送路５上
に送出された時に、前記ヘッダ部のアドレス・フィール
ドが図５に示すアドレス・レジスタ５１に、パケット・
タイプ・フィールドがパケット・タイプ・レジスタ５２
にラッチされる。前記アドレス・レジスタ５１にラッチ
されたブロック・アドレスの上位１０ビットがアドレス
・スペース・レジスタ５３の内容と比較され、前記ブロ
ック・アドレスの上位１０ビットとアドレス・スペース
・レジスタ５３の内容が等しい場合のみ、アドレス・デ
コーダ５７からアドレス・ブロックに対応する１６ビッ
トのアドレス＜２１：６＞が出力される。

【００３７】アドレス・デコーダ５９から出力された１
６ビットのアドレスとパケット・タイプ・デコーダ５５
からの出力により、タグ・メモリ５４の内容が読み出さ
れ、出力バッファ５６を介して情報伝送路５のタグ信号
線Ｌ１に出力される。

【００３８】サブ・ユニット内部の情報伝送路５とサブ
・ユニット外部の情報伝送路７をインタフェースしてい
るＢＩＵ６は、情報伝送路５上のタグ信号線Ｌ１がアサ
ートされると前記データ・リード要求パケットが情報伝
送路７に出力されるのを阻止する。

【００３９】同時に、メモリ起動信号線Ｌ２からメモリ
起動信号を出力し、このメモリ起動信号がメモリ・ユニ
ット４に対し情報伝送路５に付随するタグ信号線の値が
メモリ・ユニット４に付随するタグ・ユニット８から出
力されたものであることを通知し、メモリ・ユニット４
に対しデータ・リード要求パケットに応答することを指
示する。メモリ・ユニット４から読み出されたデータは
応答パケット（図３（ｂ）参照）としてサブ・ユニット
１内部のユニットにブロードキャストされる。

【００４０】メモリ・ユニット４内では、タグ・ユニッ
ト８とは独立に要求パケットのヘッダ部をラッチし、メ
モリ起動信号によりメモリ・アクセス・シーケンスを開
始する。なお、ここでのメモリ・アクセス・シーケンス
とは、上述のメモリ・ユニット４からデータを読み出し
て応答パケットをブロードキャストする処理のことであ
る。

【００４１】次に、プロセッサがキャッシュ・メモリ上
の、上述のデータ・リード要求時のアドレス・ブロック
と同じアドレス・ブロックに対応するデータに対してラ
イトを行なうと、キャッシュ・メモリ上の当該データの
更新、キャッシュ・メモリの前記アドレス・ブロックに
付随したタグ・フラグのセットが行なわれ、同時にメモ
リ・ユニット４に対しライト要求パケットが送出され
る。すなわち、データ更新を行なったキャッシュ・メモ
リ上のデータがシステム内で最新のデータとなる。

【００４２】前記ライト要求パケットが情報伝送路５上
に送出されると、タグ・ユニット８はデータ・リード要
求パケットに対するのと同様にライト要求パケットのヘ
ッダ部のアドレス・フィールドとパケット・タイプを内
部のアドレス・レジスタ５１，パケット・タイプ・レジ
スタ５２にセットする。アドレス・スペース・レジスタ
５３の内容との比較が行なわれるのは前記と同様であ
る。パケット・タイプ・デコーダ５５は、パケット・タ
イプ・レジスタがデータ更新要求パケットであることを
検出し、当該要求パケット・ヘッダのアドレス・フィー
ルドで指示されたアドレス・ブロックのタグ・メモリの
内容をクリアする。

【００４３】また、ＢＩＵ６は、ライト要求パケットを
システム内にブロードキャストするために情報伝送路７
上に前記ライト要求パケットを出力する。

【００４４】メモリ・ユニット４に付随するタグ・ビッ
トがクリアされているアドレス・ブロックにキャッシュ
・メモリからデータ・リード要求が発行された場合、デ
ータを要求しているキャッシュ・メモリ以外で当該アド
レス・ブロックのタグ・ビットがセットされているキャ
ッシュ・メモリがサブ・ユニット内に存在する場合に
は、前記要求パケットのヘッダ部が出力されたときに前
記タグがセットされた当該アドレス・ブロックのデータ
を保持するキャッシュ・メモリから情報伝送路５に付随
するタグ信号線Ｌ１にタグ・ビットが出力され、その結
果、情報伝送路５に付随するタグ信号線Ｌ１がアサート
されてＢＩＵ６は前記要求パケットが情報伝送路７上に
出力されるのを抑止するが、メモリ起動信号がアサート
されないために、当該データ・リード要求パケットに対
してメモリ・ユニット４がデータを供給することはな
い。データはタグ信号線Ｌ１をアサートしたキャッシュ
・メモリから供給される。

【００４５】同じくメモリ・ユニット４に付随するタグ
・ビットがクリアされているアドレス・ブロックにキャ
ッシュ・メモリからデータ・リード要求が発行され、し
かもサブ・ユニット１内部にタグ・ビットがセットされ
た当該アドレス・ブロックを保持するキャッシュ・メモ
リが存在しなかった場合には、情報伝送路５に付随する
タグ信号線Ｌ１がセットされることは無く、前記要求パ
ケットはＢＩＵ６により情報伝送路７上に送出される。

【００４６】情報伝送路７上のデータ・リード要求パケ
ットを検出したサブ・ユニット１ａに接続するＢＩＵ６
ａは、前記要求パケットをサブ・ユニット１ａ内の情報
伝送路５ａに出力する。

【００４７】システム内でタグ・ビットがセットされた
アドレス・ブロックを保持するユニットが必ず唯一つ存
在することが保証されているために、本実施例において
はサブ・ユニット１ａ内のユニットが必ず当該データ要
求パケット（図３（ａ）参照）に対応する応答パケット
（同図（ｂ）参照）を返す。前記応答パケットには前記
リード要求パケットにより要求されたデータが含まれて
いる。応答パケットはサブ・ユニット１ａ内，情報伝送
路７およびサブ・ユニット１にブロードキャストされ
る。

【００４８】タグ・ビットがセットされたアドレス・ブ
ロックを内部に保持するキャッシュ・メモリが図３に示
すライトバック要求パケットにより前記タグ・ビットが
セットされたアドレス・ブロックをメモリに書き出そう
とする場合には、情報伝送路５上にライトバック・パケ
ットのヘッダ部が出力された時にパケット・タイプ・デ
コーダ５５の制御によりセレクタ５８がパケット・タイ
プ・デコーダ５５側に切り替えられ、メモリ起動信号線
Ｌ２にはパケット・タイプ・デコーダ５５から出力され
る書き込み起動信号が出力されると同時に、当該アドレ
ス・ブロックに対応したタグ・ビットがセットされる。

【００４９】ＢＩＵ６，６ａは、情報伝送路５，５ａか
ら情報伝送路７に送出されるパケットに対しても情報伝
送路７から情報伝送路５，５ａに出力されるパケットに
対しても全く等しい動作を行う。

【００５０】図６に本発明の他の実施例として、メモリ
・ユニット４の内部に、図１におけるタグ・ユニット８
の機能を内蔵した場合の例を示す。このように、タグ・
ビットを格納する機能をメモリ・ユニット４内に構成す
ることで、情報伝送路５上の負荷を削減することがで
き、さらに情報伝送路５のデータ転送バンド幅を拡大す
ることができる。図６に示す他の実施例の動作は、図１
に示す実施例と同様であるので説明は省略する。

【００５１】上述の図１及び図６に示す実施例において
は、最新データが当該サブ・ユニット内にあるか否かを
判断することが可能となるため、タグ・ビットがアサー
トされたリード要求パケットがサブ・ユニット外部に出
力されることは抑止されるが、一般にリード応答パケッ
トが発行されるのはリード要求パケット受領直後とは限
らないため、リード応答パケットを発行するキャッシュ
またはメモリは、当該リード要求パケットがサブ・ユニ
ット内部から発行されたものか、或いは、サブ・ユニッ
ト外部から発行されたものかを知ることはできず、リー
ド要求パケットがサブ・ユニット外部に出力されるのを
完全に抑圧することができないという点で必ずしも十分
ではない。なお、リード要求パケット・ヘッダ部の要求
ユニット・ナンバ・フィールドを比較することにより、
リード要求パケットを外部に出力する必要があるか否か
を判断することは可能であるが、この場合回路規模が大
きくなってしまう。

【００５２】図７は上述の点を改善した更に他の実施例
を示しており、図１の情報伝送路５及び７上を伝送され
るパケットのヘッダ部に、そのパケットがブロードキャ
ストされたものであるか否かを示すブロードキャスト・
フラグ・フィールド７１を新たに設けている。

【００５３】キャッシュ・メモリ群３からのデータ・リ
ード要求パケットがＢＩＵ６を介して情報伝送路７に送
出される時に、ＢＩＵ６が前記要求パケット・ヘッダ部
のブロードキャスト・フラグ・フィールド７１をセット
する。そして、サブ・ユニット１ａ上のタグ・ビットが
セットされた当該アドレス・ブロックのデータを内部に
保持するユニットが、応答パケット返送時に応答パケッ
ト・ヘッダ部のブロードキャスト・フィールドに要求パ
ケット・ヘッダ部のブロードキャスト・フィールドの値
をコピーしてパケットを送出するように構成する。これ
により、サブ・ユニット１及び１ａに接続されたＢＩＵ
６および６ａがリード要求応答パケットをサブ・ユニッ
ト１及び１ａの外部に送出すべきか否かをより厳密に調
べることが可能になり、必要の無いブロードキャスト・
パケットをより削減することが可能になる。

【００５４】

【発明の効果】本発明においてはメモリ・ユニットに付
随したタグ・ビットを設けることで、情報伝送路をセグ
メント化してもシステムを矛盾無く動作させることが可
能になる。これによって、共有バスの飽和の問題が解決
され、しかもインタフェース手段の制御により必要以上
のパケットがシステム内にブロードキャストされるのが
防止される。これにより同一バンド幅の情報伝送路を使
用してもより多くのプロセッサをサポートすることが可
能となり、情報処理システムの処理能力が向上する。ま
た、セグメント化によりサブ・ユニット内の情報伝送路
の線路長を短縮することができ、情報伝送路に浮遊する
容量を減少することができるために、情報伝送路のデー
タ転送バンド幅を拡大することができる。

【図面の簡単な説明】

【図１】本発明の情報処理システムの実施例の構成の
概略図である。

【図２】本発明の情報処理システムにおいて使用され
るタグ・ビットの概念図である。

【図３】本発明の一実施例において情報伝送路を伝送
されるパケットの形式を示す説明図である。

【図４】本発明の一実施例において情報伝送路を伝送
されるパケットのヘッダの構成図である。

【図５】本発明の一実施例におけるタグ・ユニット構
成図である。

【図６】タグ・ビットをメモリ・ユニット内に設けた
本発明の他の実施例を示す情報処理システムの構成図で
ある。

【図７】更に他の実施例におけるパケット・ヘッダの
構成図である。

【図８】従来の複数のプロセッサを情報伝送路を介し
て接続した情報処理システムを示す概略図である。

【符号の説明】

１，１ａサブ・ユニット、２，２ａプロセッサ群、
３，３ａキャッシュ・メモリ群、４，４ａメモリ・
ユニット、５，５ａサブ・ユニット内部情報伝送路、
６，６ａバス・インタフェース・ユニット、７サブ
・ユニット外部情報伝送路、８，８ａタグ・ユニッ
ト、２０，２０ａプロセッサ、２１アドレス・ブロ
ック部、２２タグ・ビット、３０，３０ａキャッシ
ュ・メモリ、５１アドレス・レジスタ、５２パケッ
ト・タイプ・レジスタ、５３アドレス・スペース・レ
ジスタ、５４タグ・メモリ、５５パケット・タイプ
・デコーダ、５６タグ信号線出力バッファ、５７メ
モリ起動信号出力バッファ、５８セレクタ、５９ア
ドレス・デコーダ、７１ブロードキャスト・フラグ・
フィールド、Ｌ１タグ信号線、Ｌ２メモリ起動信
号線

Claims

【特許請求の範囲】

【請求項１】プロセッサに付随したキャッシュ・メモ
リと主メモリとをパケットによりデータ転送が行われる
第１の情報伝送路により接続してそれぞれ構成された複
数個のサブ・ユニットと、前記主メモリおよびキャッシ
ュ・メモリにおいて分割されたアドレス・ブロックごと
に当該アドレス・ブロック内のデータが最新データであ
るか否かを示すタグ・ビットを格納する手段と、前記複
数のサブ・ユニットをパケットによりデータ転送が行わ
れる第２の情報伝送路に接続するインタフェース手段で
あって前記サブ・ユニット内部でパケットが生成された
ときに前記タグ・ビットの状態を判別して前記サブ・ユ
ニット内部のキャッシュ・メモリおよび主メモリにその
アドレス・ブロックに対する最新のデータがない場合の
み前記パケットをサブ・ユニット外部に送出するインタ
フェース手段とを設けたことを特徴とする情報処理シス
テム。