JPH05109762A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05109762A JPH05109762A JP4086634A JP8663492A JPH05109762A JP H05109762 A JPH05109762 A JP H05109762A JP 4086634 A JP4086634 A JP 4086634A JP 8663492 A JP8663492 A JP 8663492A JP H05109762 A JPH05109762 A JP H05109762A
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極が自己整合され、トレンチ分離領
域に対し突き合わされるよう構成して、０．１ミクロン
に完全位取りできるようにすることにより高速，高性能
且つ超小型化しうるＦＥＴ装置の提供を図る。 【構成】 第１の導電形のチャネル領域を有する半導体
基板１と、チャネル領域上のゲート誘電体層２と、その
上のゲート電極３と、ゲート電極３の長さ方向の両端に
対し自己整合された反対導電形のドープ領域４，５と、
分離材料を含む分離トレンチ７と、ゲート電極３の側壁
分離材料８と、接触窓のエッチングに使用する絶縁層１
２と、ゲート電極，ソース及びドレイン領域に対する金
属類導電性相互連結部１４とから成り、ゲート電極３が
トレンチ７に対し重なり合うことなく突き合わされるよ
う構成したことを特徴とする。
域に対し突き合わされるよう構成して、０．１ミクロン
に完全位取りできるようにすることにより高速，高性能
且つ超小型化しうるＦＥＴ装置の提供を図る。 【構成】 第１の導電形のチャネル領域を有する半導体
基板１と、チャネル領域上のゲート誘電体層２と、その
上のゲート電極３と、ゲート電極３の長さ方向の両端に
対し自己整合された反対導電形のドープ領域４，５と、
分離材料を含む分離トレンチ７と、ゲート電極３の側壁
分離材料８と、接触窓のエッチングに使用する絶縁層１
２と、ゲート電極，ソース及びドレイン領域に対する金
属類導電性相互連結部１４とから成り、ゲート電極３が
トレンチ７に対し重なり合うことなく突き合わされるよ
う構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は半導体電界効果トラン
ジスタ装置及びその製造方法に関し、特にゲートが自己
整合され、トレンチ分離領域に対して突き合わされるよ
うにした電界効果トランジスタ装置に関する。本発明の
製造方法によると、トレンチはゲート電極をパターン化
した後で形成され、ゲートの側壁に分離材料を与えると
同時にトレンチにも分離材料が供給される。本発明は特
に超小型且つ高性能ＦＥＴ装置の完成に有益である。
ジスタ装置及びその製造方法に関し、特にゲートが自己
整合され、トレンチ分離領域に対して突き合わされるよ
うにした電界効果トランジスタ装置に関する。本発明の
製造方法によると、トレンチはゲート電極をパターン化
した後で形成され、ゲートの側壁に分離材料を与えると
同時にトレンチにも分離材料が供給される。本発明は特
に超小型且つ高性能ＦＥＴ装置の完成に有益である。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）は大規
模集積回路における重要な電気スイッチング装置であ
る。かかる回路は１個の半導体チップに１００万個又は
それ以上の如く多くのＦＥＴを含めることができる。か
かるチップは、今日では、典型的に、各側辺において約
１インチの半分程の長さを有するであろう。ＦＥＴの物
理的大きさ（すなわち、側部の寸法）は、装置が与えら
れたチップ領域にいかに接近して集積されるかの決定に
対する重要な要因である。その上、回路の動作速度は、
個々のＦＥＴ素子の大きさ、特にゲート電極の長さがそ
の決定要素の１つである。そのため、より小さくより速
いＦＥＴ構造を製造しうる新たな方法を提供するべく継
続して研究が行われている。例えば、完全位取りに近い
０．１ミクロンＮＭＯＳ装置の構造がＳＡＩ−ＨＡＬＡ
ＳＺほかによる“０．１−μｍゲート長低温動作ＦＥ
Ｔ”（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔｅｒｓ，Ｖｏｌｕｍｅ ＥＤＬ−８，１９８７年１
０月，４６３頁）において提案され、例示された。
模集積回路における重要な電気スイッチング装置であ
る。かかる回路は１個の半導体チップに１００万個又は
それ以上の如く多くのＦＥＴを含めることができる。か
かるチップは、今日では、典型的に、各側辺において約
１インチの半分程の長さを有するであろう。ＦＥＴの物
理的大きさ（すなわち、側部の寸法）は、装置が与えら
れたチップ領域にいかに接近して集積されるかの決定に
対する重要な要因である。その上、回路の動作速度は、
個々のＦＥＴ素子の大きさ、特にゲート電極の長さがそ
の決定要素の１つである。そのため、より小さくより速
いＦＥＴ構造を製造しうる新たな方法を提供するべく継
続して研究が行われている。例えば、完全位取りに近い
０．１ミクロンＮＭＯＳ装置の構造がＳＡＩ−ＨＡＬＡ
ＳＺほかによる“０．１−μｍゲート長低温動作ＦＥ
Ｔ”（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔｅｒｓ，Ｖｏｌｕｍｅ ＥＤＬ−８，１９８７年１
０月，４６３頁）において提案され、例示された。
【０００３】
【発明が解決しようとする課題】しかし、これらの装置
はゲートのレベルにおいてのみ０．１ミクロン・リソグ
ラフが使用され、分離領域、接触部、及び内部配線のよ
うなその他の装置のレベルにおいては０．２５ミクロン
・リソグラフを使用するというように完全位取りされて
いない。従って、完全位取り０．２５ミクロンＦＥＴ技
術として要求されたもの以上の有意な改良はその集積密
度によって達成されていない。故に、すべてのレベルに
おいて、０．１ミクロン・リソグラフ技術を使用して、
上記タイプの装置を製造しうることが強く望まれてい
る。
はゲートのレベルにおいてのみ０．１ミクロン・リソグ
ラフが使用され、分離領域、接触部、及び内部配線のよ
うなその他の装置のレベルにおいては０．２５ミクロン
・リソグラフを使用するというように完全位取りされて
いない。従って、完全位取り０．２５ミクロンＦＥＴ技
術として要求されたもの以上の有意な改良はその集積密
度によって達成されていない。故に、すべてのレベルに
おいて、０．１ミクロン・リソグラフ技術を使用して、
上記タイプの装置を製造しうることが強く望まれてい
る。
【０００４】すべてのリソグラフ露光システムは、電気
機械システムにおいて当然発生する固有の物理的限界の
ため、限界的な記録誤りを発生するということを心にと
めておくべきである。これが高温処理から生ずる基板の
歪と組合わされて、装置の各処理レベルが前のレベルに
対して限界的な記録誤りを引き起こすもとになる。かか
る記録誤りは装置の設計段階において解決されなければ
ならない。０．１ミクロン・リソグラフのための記録誤
りの期待しうる最大許容値は±０．０２５ミクロンであ
る。
機械システムにおいて当然発生する固有の物理的限界の
ため、限界的な記録誤りを発生するということを心にと
めておくべきである。これが高温処理から生ずる基板の
歪と組合わされて、装置の各処理レベルが前のレベルに
対して限界的な記録誤りを引き起こすもとになる。かか
る記録誤りは装置の設計段階において解決されなければ
ならない。０．１ミクロン・リソグラフのための記録誤
りの期待しうる最大許容値は±０．０２５ミクロンであ
る。
【０００５】従って、本発明の目的は、ゲート電極が自
己整合され、トレンチ分離領域に対し突き合わされるよ
う構成して、０．１ミクロンに完全位取りされ、高速，
高性能且つ超小型化されたＦＥＴ装置及びその製造技術
を提供することである。
己整合され、トレンチ分離領域に対し突き合わされるよ
う構成して、０．１ミクロンに完全位取りされ、高速，
高性能且つ超小型化されたＦＥＴ装置及びその製造技術
を提供することである。
【０００６】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ソース及びドレイン領域と完全に重なり
合う接触部を供給すると同時にゲートと完全に重なり合
う接触部を供給して達成される。これらの方式は０．１
ミクロンＦＥＴ技術に特別な有益性をもたらすが、より
大きい又はたぶんより小さい寸法の装置に対してもある
利益を与えることが可能である。
解決するため、ソース及びドレイン領域と完全に重なり
合う接触部を供給すると同時にゲートと完全に重なり合
う接触部を供給して達成される。これらの方式は０．１
ミクロンＦＥＴ技術に特別な有益性をもたらすが、より
大きい又はたぶんより小さい寸法の装置に対してもある
利益を与えることが可能である。
【０００７】特に、本発明は、第１の導電形の活性不純
物を含むチャネル領域を有する半導体基板から成る半導
体装置に関するものである。チャネル領域の上には誘電
体層が配置され、誘電体層の上にはパターン化したゲー
ト電極が設けられる。第２及び反対導電形のドープされ
たソース及びドレイン領域は長さ方向においてゲート電
極の両端部に対し自己整合される。分離トレンチ内の分
離材料はゲート電極の側壁には対する分離材料と同様に
与えられる。
物を含むチャネル領域を有する半導体基板から成る半導
体装置に関するものである。チャネル領域の上には誘電
体層が配置され、誘電体層の上にはパターン化したゲー
ト電極が設けられる。第２及び反対導電形のドープされ
たソース及びドレイン領域は長さ方向においてゲート電
極の両端部に対し自己整合される。分離トレンチ内の分
離材料はゲート電極の側壁には対する分離材料と同様に
与えられる。
【０００８】ゲート電極は、幅方向において、分離トレ
ンチと重なり合うことなく、分離トレンチに対し突き合
わされるよう自己整合される。ゲート電極及びソース及
びドレイン領域に対して接触窓が設けられる場所を除
き、基板全体の上に絶縁層が与えられる。接触窓を通
し、ゲート電極及びソース及びドレイン領域に対して接
触を与えるための金属類高導電性電気相互連結路が供給
される。
ンチと重なり合うことなく、分離トレンチに対し突き合
わされるよう自己整合される。ゲート電極及びソース及
びドレイン領域に対して接触窓が設けられる場所を除
き、基板全体の上に絶縁層が与えられる。接触窓を通
し、ゲート電極及びソース及びドレイン領域に対して接
触を与えるための金属類高導電性電気相互連結路が供給
される。
【０００９】本発明の方法としての一面は、（イ）半導
体基板を供給し、（ロ）前記基板にゲート誘電体層を供
給し、（ハ）前記基板にチャネル領域形成のため第１導
電形の活性不純物を供給し、（ニ）前記ゲート誘電体層
の上にゲート電極を供給してその輪郭を形成し、（ホ）
第２の及び反対導電形の活性不純物を前記基板に供給し
て前記ゲート電極に対し自己整列されるソース及びドレ
イン領域を形成し、
体基板を供給し、（ロ）前記基板にゲート誘電体層を供
給し、（ハ）前記基板にチャネル領域形成のため第１導
電形の活性不純物を供給し、（ニ）前記ゲート誘電体層
の上にゲート電極を供給してその輪郭を形成し、（ホ）
第２の及び反対導電形の活性不純物を前記基板に供給し
て前記ゲート電極に対し自己整列されるソース及びドレ
イン領域を形成し、
【００１０】（ヘ）トレンチと重なり合う場所のゲート
電極をすべて除去する如き方法により、前記基板の予め
選ばれた領域に分離トレンチをエッチングし、（ト）前
記分離トレンチ内及び前記ゲート電極の側部に分離材料
を供給し、（チ）前記基板及び前記ゲート電極上に絶縁
材料を供給し、（リ）前記ゲート電極に対し、及び前記
ソース及びドレイン領域に対する接触窓の輪郭を形成
し、（ヌ）前記ゲート電極に対し、及び前記ソース及び
ドレイン領域に対する電気接続を行う金属類高導電性電
気相互連結パターンの輪郭を形成するべく供給する各工
程から成る半導体装置の製造方法を提供するものであ
る。
電極をすべて除去する如き方法により、前記基板の予め
選ばれた領域に分離トレンチをエッチングし、（ト）前
記分離トレンチ内及び前記ゲート電極の側部に分離材料
を供給し、（チ）前記基板及び前記ゲート電極上に絶縁
材料を供給し、（リ）前記ゲート電極に対し、及び前記
ソース及びドレイン領域に対する接触窓の輪郭を形成
し、（ヌ）前記ゲート電極に対し、及び前記ソース及び
ドレイン領域に対する電気接続を行う金属類高導電性電
気相互連結パターンの輪郭を形成するべく供給する各工
程から成る半導体装置の製造方法を提供するものであ
る。
【００１１】本発明の利点は、装置の幅が０．１ミクロ
ンの大きさに近付くと発生するような従来の分離技術に
おける固有の問題を解決することである。シリコンの選
択酸化方式（ＬＯＣＯＳ）は装置周囲の周辺に周知の
“バーヅ・ビーク”断面を発生させる原因となる（図
１）。それは装置の幅を減じると、更に、電荷共有効果
のため、好ましくない周知の閾値電圧の変動を生じさせ
る結果となる。
ンの大きさに近付くと発生するような従来の分離技術に
おける固有の問題を解決することである。シリコンの選
択酸化方式（ＬＯＣＯＳ）は装置周囲の周辺に周知の
“バーヅ・ビーク”断面を発生させる原因となる（図
１）。それは装置の幅を減じると、更に、電荷共有効果
のため、好ましくない周知の閾値電圧の変動を生じさせ
る結果となる。
【００１２】従来のトレンチ分離技術は装置と分離材料
との間にそれらを分離する中間面を与えることによって
この問題を解決しようとしているが、ゲートとトレンチ
の重なり合いと共同して増加する電界強度のため、閾値
電圧が有効に下げられた場合、該装置の分離中間面の隅
において寄生ＦＥＴの動作を受け易い（図２）。本発明
は“バーヅ・ビーク”の形成を排除するようにしたトレ
ンチ分離に類似する手法を使用するが、ゲートとトレン
チとを重なり合わせることなく寄生ＦＥＴ動作を避ける
ようにしたことが従来技術と異なる（図３）。
との間にそれらを分離する中間面を与えることによって
この問題を解決しようとしているが、ゲートとトレンチ
の重なり合いと共同して増加する電界強度のため、閾値
電圧が有効に下げられた場合、該装置の分離中間面の隅
において寄生ＦＥＴの動作を受け易い（図２）。本発明
は“バーヅ・ビーク”の形成を排除するようにしたトレ
ンチ分離に類似する手法を使用するが、ゲートとトレン
チとを重なり合わせることなく寄生ＦＥＴ動作を避ける
ようにしたことが従来技術と異なる（図３）。
【００１３】重なり合いを必要とせず、ゲート電極をト
レンチ分離領域に対して突き合わせるようにした本発明
の特徴により、ゲートの接触は直接活性ゲート電極に対
して行われる。活性ゲート電極に対し直接金属類接触を
行う概念は公知であるが、かかる接触の構造及び適切な
製造モードは本発明において独特である。かかる直接ゲ
ート接触は、更に、装置の幅方向において、ゲートに沿
って流れる電流と共同するゲート電流のＲＣ時定数を除
去するよう作用し、ゲート接触パッドに対して必要な領
域を除去しうるようにしたことにより集積密度を高くす
ることができ、それによって超小型ＦＥＴの有益性を発
揮することができる。
レンチ分離領域に対して突き合わせるようにした本発明
の特徴により、ゲートの接触は直接活性ゲート電極に対
して行われる。活性ゲート電極に対し直接金属類接触を
行う概念は公知であるが、かかる接触の構造及び適切な
製造モードは本発明において独特である。かかる直接ゲ
ート接触は、更に、装置の幅方向において、ゲートに沿
って流れる電流と共同するゲート電流のＲＣ時定数を除
去するよう作用し、ゲート接触パッドに対して必要な領
域を除去しうるようにしたことにより集積密度を高くす
ることができ、それによって超小型ＦＥＴの有益性を発
揮することができる。
【００１４】更に、従来のトレンチ分離装置に対する本
発明の利点は、通常、トレンチ分離材料の装着後に行わ
れる基板の平坦化に伴う周知の困難性を除去することが
できることである。かかる平坦化は、通常、相互連結金
属に対してゲート接触パッドを接続するため、そのトレ
ンチ分離材料を横切る必要があるので、ゲート電極の輪
郭形成及び装着前に要求される。
発明の利点は、通常、トレンチ分離材料の装着後に行わ
れる基板の平坦化に伴う周知の困難性を除去することが
できることである。かかる平坦化は、通常、相互連結金
属に対してゲート接触パッドを接続するため、そのトレ
ンチ分離材料を横切る必要があるので、ゲート電極の輪
郭形成及び装着前に要求される。
【００１５】
【実施例】次に、本発明の実施例を添付図面図３乃至図
１１に基づき詳細に説明する。図３は本発明により分離
トレンチに対し突き合わせるようにしたゲート電極を示
す模式図、図４−図８は本発明による基本的製造方法を
例証するため各製造段階における基板を示すその断面
図、図９は本発明による装置の平面図、図１０はゲート
接触窓の最良の場合の記録を示す模式図、図１１はゲー
ト接触窓の最悪の場合の記録を示すゲート接触窓の模式
図である。
１１に基づき詳細に説明する。図３は本発明により分離
トレンチに対し突き合わせるようにしたゲート電極を示
す模式図、図４−図８は本発明による基本的製造方法を
例証するため各製造段階における基板を示すその断面
図、図９は本発明による装置の平面図、図１０はゲート
接触窓の最良の場合の記録を示す模式図、図１１はゲー
ト接触窓の最悪の場合の記録を示すゲート接触窓の模式
図である。
【００１６】以下、本発明の最良且つ各種モードの実施
例について説明する。便宜上、製造工程の説明は、半導
体基板としてＰ形シリコン基板を使用し、ＮチャネルＦ
ＥＴ技術に導くためソース及びドレイン領域にＮ形不純
物を使用する場合に向けられる。従って、本発明は、Ｐ
チャネルＦＥＴ技術を使用するべく、Ｎ形基板とソース
及びドレイン領域のためのＰ形不純物とを使用すること
もできることは明白である。
例について説明する。便宜上、製造工程の説明は、半導
体基板としてＰ形シリコン基板を使用し、ＮチャネルＦ
ＥＴ技術に導くためソース及びドレイン領域にＮ形不純
物を使用する場合に向けられる。従って、本発明は、Ｐ
チャネルＦＥＴ技術を使用するべく、Ｎ形基板とソース
及びドレイン領域のためのＰ形不純物とを使用すること
もできることは明白である。
【００１７】更に、本発明は相補ＦＥＴ技術を達成する
ため、本発明によるＮチャネル装置及びＰチャネル装置
を組合わせ、更に、先行技術で説明したようなウエル設
定技術を使用するＮウエル基板、Ｐウエル基板又は対ウ
エル基板を組合わせることが可能である。０．２５基本
基準に基づき適用された相補ＦＥＴ技術の例としては、
Ｄａｖａｒｉほかによる“高性能０．２５μｍＣＭＯＳ
技術”（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，１９８８年１２月，５６頁）がある。説明がＮ形不
純物に対して行われる場合、その処理工程はＰ形不純物
にも適用可能であり、その逆も可能である。
ため、本発明によるＮチャネル装置及びＰチャネル装置
を組合わせ、更に、先行技術で説明したようなウエル設
定技術を使用するＮウエル基板、Ｐウエル基板又は対ウ
エル基板を組合わせることが可能である。０．２５基本
基準に基づき適用された相補ＦＥＴ技術の例としては、
Ｄａｖａｒｉほかによる“高性能０．２５μｍＣＭＯＳ
技術”（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ，１９８８年１２月，５６頁）がある。説明がＮ形不
純物に対して行われる場合、その処理工程はＰ形不純物
にも適用可能であり、その逆も可能である。
【００１８】又、本発明はシリコン以外の基板にも適用
可能であり、多結晶シリコン以外のゲート構造にも適用
可能である。更に、用語“ポリシリコン”と“多結晶シ
リコン”とは先行技術にあるように交互に交換使用可能
である。その上、ここで使用される用語“金属類相互連
結部”又は“高導電性相互連結部”は一般に金属が所有
する大きさの導電性を有しうるにも拘らず、高度にドー
プしたポリシリコン又は金属間珪化物のような非金属材
料をも示すと共に、アルミニウム又はタングステンのよ
うな金属の線又は通路を示す。
可能であり、多結晶シリコン以外のゲート構造にも適用
可能である。更に、用語“ポリシリコン”と“多結晶シ
リコン”とは先行技術にあるように交互に交換使用可能
である。その上、ここで使用される用語“金属類相互連
結部”又は“高導電性相互連結部”は一般に金属が所有
する大きさの導電性を有しうるにも拘らず、高度にドー
プしたポリシリコン又は金属間珪化物のような非金属材
料をも示すと共に、アルミニウム又はタングステンのよ
うな金属の線又は通路を示す。
【００１９】又、“第１の形”の不純物及び“第２の
形”の不純物と指定した場合、“第１の形”がＮ又はＰ
形不純物を指すと、“第２の形”はその反対導電形であ
ると理解するべきである。すなわち、“第１の形”がＰ
のときは、“第２の形”はＮであり、“第１の形”がＮ
のときは“第２の形”はＰである。ここで使用する用語
“ゲート”と“ゲート電極”とは交換可能である。
形”の不純物と指定した場合、“第１の形”がＮ又はＰ
形不純物を指すと、“第２の形”はその反対導電形であ
ると理解するべきである。すなわち、“第１の形”がＰ
のときは、“第２の形”はＮであり、“第１の形”がＮ
のときは“第２の形”はＰである。ここで使用する用語
“ゲート”と“ゲート電極”とは交換可能である。
【００２０】更に、装置の“長さ方向”という場合、そ
れはソース領域からドレイン領域への方向、又はその逆
方向を指すものとする。同様にして、“幅方向”とは最
初の基板界面の表面において、“長さ方向”に対し直角
の方向を指すものと理解するべきである。
れはソース領域からドレイン領域への方向、又はその逆
方向を指すものとする。同様にして、“幅方向”とは最
初の基板界面の表面において、“長さ方向”に対し直角
の方向を指すものと理解するべきである。
【００２１】図４はいかなる希望する結晶方向のもので
もよいが、ごく一般的な（＜１００＞）結晶方向を有す
る典型的なシリコン基板でよい半導体基板１の部分断面
図を示す。ゲート誘電体層２は基板１の上に設けられ、
典型的に約２．５乃至約５ナノメートルの極めて薄い２
酸化シリコン層である。それは、例えば、ドライ酸素の
存在下約８００℃において行われるシリコン基板の熱酸
化によって形成することができる。
もよいが、ごく一般的な（＜１００＞）結晶方向を有す
る典型的なシリコン基板でよい半導体基板１の部分断面
図を示す。ゲート誘電体層２は基板１の上に設けられ、
典型的に約２．５乃至約５ナノメートルの極めて薄い２
酸化シリコン層である。それは、例えば、ドライ酸素の
存在下約８００℃において行われるシリコン基板の熱酸
化によって形成することができる。
【００２２】希望するチャネル不純物の輪郭は、適切な
閾値電圧を設定し及びパンチスルーを抑制するべくイオ
ン注入により、極めて薄い２酸化層の形成の前又は後の
いずれかにおいて形成される。装置のチャネル領域に対
しＰ形ドーパントを用いる場合、ボロン，アルミニウ
ム，ガリウム又はインジウム等を使用することができ
る。典型的に、約１５乃至約３０ＫｅＶのエネルギによ
る約１×１０12乃至約５×１０12原子／cm2 のボロン注
入が０．１ミクロンのゲート電極を有する装置の形成に
要求される。
閾値電圧を設定し及びパンチスルーを抑制するべくイオ
ン注入により、極めて薄い２酸化層の形成の前又は後の
いずれかにおいて形成される。装置のチャネル領域に対
しＰ形ドーパントを用いる場合、ボロン，アルミニウ
ム，ガリウム又はインジウム等を使用することができ
る。典型的に、約１５乃至約３０ＫｅＶのエネルギによ
る約１×１０12乃至約５×１０12原子／cm2 のボロン注
入が０．１ミクロンのゲート電極を有する装置の形成に
要求される。
【００２３】次に、ゲート電極３が装着され、パターン
化される。例えば、多結晶シリコン層が装着される。ポ
リシリコン層は低圧気相成長法（化学的蒸着）によって
典型的に約１００−１５０ナノメートル厚に装着するこ
とができる。ポリシリコンは典型的にイオン注入により
砒素又は燐のようなＮ形ドーパントがドープされ、リソ
グラフ及びエッチング技術を使用してパターン化され
る。本発明の処理方法により、ポリシリコンは０．１ミ
クロン又はそれ以下のように小さい寸法を有する極めて
小さなゲート構造にパターン化することができる。
化される。例えば、多結晶シリコン層が装着される。ポ
リシリコン層は低圧気相成長法（化学的蒸着）によって
典型的に約１００−１５０ナノメートル厚に装着するこ
とができる。ポリシリコンは典型的にイオン注入により
砒素又は燐のようなＮ形ドーパントがドープされ、リソ
グラフ及びエッチング技術を使用してパターン化され
る。本発明の処理方法により、ポリシリコンは０．１ミ
クロン又はそれ以下のように小さい寸法を有する極めて
小さなゲート構造にパターン化することができる。
【００２４】ゲート材料を型取りするため、公知のリソ
グラフ・マスキング及びエッチング技術を使用する方式
に用いるホトレジスト材料層のようなゲート・パターン
決定層をポリシリコン・ゲート材料層の上に配置する。
しかし、如何なる公知の耐感光材料を使用してもよい。
ホトレジスト及び適当なリソグラフ処理方式は公知であ
り、先行技術に記述されている。かかる処理としては、
ガウスの又は成形された電子ビーム・リソグラフ，Ｘ線
印刷，及び位相シフト光学印刷等に基づくものがある
が、その他０．１ミクロン像を解像可能な技術であれば
如何なる他の技術を使用してもよい。
グラフ・マスキング及びエッチング技術を使用する方式
に用いるホトレジスト材料層のようなゲート・パターン
決定層をポリシリコン・ゲート材料層の上に配置する。
しかし、如何なる公知の耐感光材料を使用してもよい。
ホトレジスト及び適当なリソグラフ処理方式は公知であ
り、先行技術に記述されている。かかる処理としては、
ガウスの又は成形された電子ビーム・リソグラフ，Ｘ線
印刷，及び位相シフト光学印刷等に基づくものがある
が、その他０．１ミクロン像を解像可能な技術であれば
如何なる他の技術を使用してもよい。
【００２５】ゲート電極のポリシリコン層に対する型取
りはリアクティブ・イオン・エッチング又はエレクトロ
ン・サイクロトロン共振エッチングのような公知のドラ
イ・エッチング技術を用いて行うことができる。かかる
技術は、下層のゲート誘電体層をエッチングすることな
く、ポリシリコンを選択的且つ異方性にエッチングする
という条件を使用する。又、広く多様な処理ガス及びエ
ッチング条件を適当に使用してもよいが、典型的には塩
素，臭素又はフッ素含有ガス等による処理が用いられ
る。この処理により図４に示すようなポリシリコン・ゲ
ート３の輪郭が形成される。ゲートを規定した後、型取
りされたゲート上のホトレジスト材料は典型的に酸素プ
ラズマ灰化によって除去される。
りはリアクティブ・イオン・エッチング又はエレクトロ
ン・サイクロトロン共振エッチングのような公知のドラ
イ・エッチング技術を用いて行うことができる。かかる
技術は、下層のゲート誘電体層をエッチングすることな
く、ポリシリコンを選択的且つ異方性にエッチングする
という条件を使用する。又、広く多様な処理ガス及びエ
ッチング条件を適当に使用してもよいが、典型的には塩
素，臭素又はフッ素含有ガス等による処理が用いられ
る。この処理により図４に示すようなポリシリコン・ゲ
ート３の輪郭が形成される。ゲートを規定した後、型取
りされたゲート上のホトレジスト材料は典型的に酸素プ
ラズマ灰化によって除去される。
【００２６】次に、基板に、又は相補ＦＥＴ技術の場合
にはウエル領域に対し、熱拡散又はイオン注入を用い
て、ゲート構造３に対する自己整合によりソース及びド
レイン領域が形成される。Ｎ形不純物の場合には、シリ
コン，砒素，燐又はアンチモニ等を使用することができ
る。又、Ｐ形不純物に対しては、シリコン，ボロン，ア
ルミニウム，ガリウム，又はインジウム等を使用するこ
とができる。ソース及びドレイン領域は約５０乃至約７
５ナノメートルの深さに対するような極めて浅いジャン
クションの輪郭を形成するため、イオン注入によるのが
好ましい。例えば、極めて浅いＮ形領域は約５乃至約２
５ＫｅＶの典型的な範囲のエネルギにより約１×１０14
乃至約５×１０14原子／cm2 のアンチモニ注入によって
形成される。ソース４及びドレイン５は図５に示す。
にはウエル領域に対し、熱拡散又はイオン注入を用い
て、ゲート構造３に対する自己整合によりソース及びド
レイン領域が形成される。Ｎ形不純物の場合には、シリ
コン，砒素，燐又はアンチモニ等を使用することができ
る。又、Ｐ形不純物に対しては、シリコン，ボロン，ア
ルミニウム，ガリウム，又はインジウム等を使用するこ
とができる。ソース及びドレイン領域は約５０乃至約７
５ナノメートルの深さに対するような極めて浅いジャン
クションの輪郭を形成するため、イオン注入によるのが
好ましい。例えば、極めて浅いＮ形領域は約５乃至約２
５ＫｅＶの典型的な範囲のエネルギにより約１×１０14
乃至約５×１０14原子／cm2 のアンチモニ注入によって
形成される。ソース４及びドレイン５は図５に示す。
【００２７】次に、装置間に電気絶縁分離を与えるため
に分離トレンチが形成される。これは装置の活性領域を
リソグラフ的にマスキングして後、基板に対しトレンチ
６をエッチングすることによって形成される（図６）。
トレンチ像はゲート・レベルに対して与えられた記録誤
りの許容誤差の範囲内に整合されたホトレジスト層によ
って規定される。レジスト像はトレンチ・エッチング処
理中エッチング・マスクとして直接使用することができ
るが、例えば窒化シリコンの中間パターン・トランスフ
ァ・マスクを使用すれば次のような利益が与えられる。
すなわち、そのようなマスクは、マスクの腐食及びファ
セッティング誤りを減少し、更に後述する選択トレンチ
側壁酸化のための酸化マスクとして使用することができ
るため、ホトレジストと対比して優れたエッチング・マ
スク特性を有する。
に分離トレンチが形成される。これは装置の活性領域を
リソグラフ的にマスキングして後、基板に対しトレンチ
６をエッチングすることによって形成される（図６）。
トレンチ像はゲート・レベルに対して与えられた記録誤
りの許容誤差の範囲内に整合されたホトレジスト層によ
って規定される。レジスト像はトレンチ・エッチング処
理中エッチング・マスクとして直接使用することができ
るが、例えば窒化シリコンの中間パターン・トランスフ
ァ・マスクを使用すれば次のような利益が与えられる。
すなわち、そのようなマスクは、マスクの腐食及びファ
セッティング誤りを減少し、更に後述する選択トレンチ
側壁酸化のための酸化マスクとして使用することができ
るため、ホトレジストと対比して優れたエッチング・マ
スク特性を有する。
【００２８】そのようなマスクはホトレジストを供給す
る前に行われる低圧化学的蒸着によって形成することが
できる。ホトレジストの型取り後、公知のメチル３フッ
化物処理におけるリアクティブ・イオン・エッチングに
よって、トランスファ・マスクが形成される。次に、分
離トレンチ６は、マスクとして窒化物パターン・トラン
スファ層を使用してエッチングされる。これは、最初ト
レンチ領域と重なり合うゲート電極を切り取る処理を含
む多段リアクティブ・イオン・エッチング処理を使用し
て達成される。
る前に行われる低圧化学的蒸着によって形成することが
できる。ホトレジストの型取り後、公知のメチル３フッ
化物処理におけるリアクティブ・イオン・エッチングに
よって、トランスファ・マスクが形成される。次に、分
離トレンチ６は、マスクとして窒化物パターン・トラン
スファ層を使用してエッチングされる。これは、最初ト
レンチ領域と重なり合うゲート電極を切り取る処理を含
む多段リアクティブ・イオン・エッチング処理を使用し
て達成される。
【００２９】これは、ゲート電極が分離トレンチと重な
り合うことなく、分離トレンチに対して突き合わされる
よう、ゲート電極に対し幅方向の自己整合を与えるとい
う本装置処理の本質的特徴である。ポリシリコン，ゲー
ト誘電体，及び基板シリコンをエッチングするため、ト
レンチのリアクティブ・イオン・エッチング処理が要求
され、臭素又は塩素基準の処理を使用することができ
る。その処理がゲート誘電体に対し高いエッチングの選
択性を示した場合、ゲート・ポリシリコンのゲート電極
をエッチングした後トレンチ・エッチング処理を中断
し、短いメチール３フッ化物エッチングを使用してその
下のゲート誘電体をエッチングし、その後トレンチ・エ
ッチングを続行して完了させうるようにすることが必要
である。
り合うことなく、分離トレンチに対して突き合わされる
よう、ゲート電極に対し幅方向の自己整合を与えるとい
う本装置処理の本質的特徴である。ポリシリコン，ゲー
ト誘電体，及び基板シリコンをエッチングするため、ト
レンチのリアクティブ・イオン・エッチング処理が要求
され、臭素又は塩素基準の処理を使用することができ
る。その処理がゲート誘電体に対し高いエッチングの選
択性を示した場合、ゲート・ポリシリコンのゲート電極
をエッチングした後トレンチ・エッチング処理を中断
し、短いメチール３フッ化物エッチングを使用してその
下のゲート誘電体をエッチングし、その後トレンチ・エ
ッチングを続行して完了させうるようにすることが必要
である。
【００３０】その結果生じたトレンチはシリコン基板１
にほぼ垂直な面を有する。トレンチは可変幅のトレンチ
を使用することもできるが、固定幅のものでもよい。固
定幅のトレンチの場合、トレンチ幅は約０．１乃至約
０．１５ミクロン、深さは約０．２５乃至約０．５ミク
ロンの範囲でよい。
にほぼ垂直な面を有する。トレンチは可変幅のトレンチ
を使用することもできるが、固定幅のものでもよい。固
定幅のトレンチの場合、トレンチ幅は約０．１乃至約
０．１５ミクロン、深さは約０．２５乃至約０．５ミク
ロンの範囲でよい。
【００３１】次に、少くともトレンチの垂直側壁に２酸
化シリコンのようなパッシベーション（不動態）層を成
長させる。特に、中間トレンチ・エッチング・マスクと
して窒化物が使用された場合、それはこの酸化工程中、
装置の水平表面に対する保護を与えることになる。
化シリコンのようなパッシベーション（不動態）層を成
長させる。特に、中間トレンチ・エッチング・マスクと
して窒化物が使用された場合、それはこの酸化工程中、
装置の水平表面に対する保護を与えることになる。
【００３２】かかる酸化物パッシベーションの厚さは好
ましくは約７００乃至約７５０℃におけるドライ酸化に
よって約１０ナノメートル厚に形成することができる。
ソース及びドレイン不純物の有意な再分配を避けるため
に、比較的低い酸化温度が選ばれる。もし、窒化シリコ
ンが存在するような場合、燐酸ウェット・エッチング工
程を使用してそれを引き剥がす。
ましくは約７００乃至約７５０℃におけるドライ酸化に
よって約１０ナノメートル厚に形成することができる。
ソース及びドレイン不純物の有意な再分配を避けるため
に、比較的低い酸化温度が選ばれる。もし、窒化シリコ
ンが存在するような場合、燐酸ウェット・エッチング工
程を使用してそれを引き剥がす。
【００３３】そのトレンチはテトラ・エトキシル・シラ
ン環境下において、低圧化学的蒸着のような公知の正角
デポジション（装着）技術を使用することにより絶縁分
離材料が満たされる。次に、基板全体及びゲート構造の
上に酸化物が形成される。更に、絶縁層は異方性酸化物
リアクティブ・イオン・エッチング処理を使用してエッ
チング・バックされ、絶縁材料で満たされたトレンチと
ゲートの側壁における絶縁層８とを残す。側壁の厚さは
約０．１ミクロンであるのが適当と思われる。ゲートの
側壁におけるこの絶縁材料は、ゲート電極に対する金属
類相互連結部を与えるために、後の工程で接触窓を形成
するとき、起こりうるマスクの整合誤りを補償するよう
行動する。
ン環境下において、低圧化学的蒸着のような公知の正角
デポジション（装着）技術を使用することにより絶縁分
離材料が満たされる。次に、基板全体及びゲート構造の
上に酸化物が形成される。更に、絶縁層は異方性酸化物
リアクティブ・イオン・エッチング処理を使用してエッ
チング・バックされ、絶縁材料で満たされたトレンチと
ゲートの側壁における絶縁層８とを残す。側壁の厚さは
約０．１ミクロンであるのが適当と思われる。ゲートの
側壁におけるこの絶縁材料は、ゲート電極に対する金属
類相互連結部を与えるために、後の工程で接触窓を形成
するとき、起こりうるマスクの整合誤りを補償するよう
行動する。
【００３４】本発明の好ましい一面によると、熱拡散又
は好ましくはイオン注入により、第２のソース１０及び
ドレイン１１を深さ約１００ナノメートルまで設けるこ
とができる。このようなものは必須ではないが、接触部
とチャネルとの間の抵抗を下げることにより装置の性能
を高めるよう装置の構造を改良するために望ましい。そ
の処理は典型的に約２５ＫｅＶのエネルギにおける約５
×１０15原子／cm2 のドーズにより砒素イオンの注入に
よって行うことができる。
は好ましくはイオン注入により、第２のソース１０及び
ドレイン１１を深さ約１００ナノメートルまで設けるこ
とができる。このようなものは必須ではないが、接触部
とチャネルとの間の抵抗を下げることにより装置の性能
を高めるよう装置の構造を改良するために望ましい。そ
の処理は典型的に約２５ＫｅＶのエネルギにおける約５
×１０15原子／cm2 のドーズにより砒素イオンの注入に
よって行うことができる。
【００３５】又、本発明の必ずしも必要ではないが好ま
しい一面によると、珪化物質１２を与えるため、ゲー
ト，ソース及びドレイン領域の自己整合珪化を達成する
ことができる。それは本発明にとって本質的ではない
が、後に供給されるべきゲート電極及びソース及びドレ
イン領域に対する金属類相互連結部間の接触抵抗を減少
させるために使用するべきである。珪化は金属装着，高
温化の反応，及び非反応金属の選択ウェット・エッチン
グ等を基本とする公知の技術によって実行することがで
きる。この処理は、珪化物をトレンチ分離領域及びゲー
ト側壁の上に形成しないように自己整合する。それに使
用できる金属としては、チタニウム，タングステン，タ
ンタリウム，白金，又はコバルト等があるが、最も典型
的なものとしてはチタニウムが使用される。珪化物厚
は、典型的に、反応後において約１０乃至１５ナノメー
トルが使用される。
しい一面によると、珪化物質１２を与えるため、ゲー
ト，ソース及びドレイン領域の自己整合珪化を達成する
ことができる。それは本発明にとって本質的ではない
が、後に供給されるべきゲート電極及びソース及びドレ
イン領域に対する金属類相互連結部間の接触抵抗を減少
させるために使用するべきである。珪化は金属装着，高
温化の反応，及び非反応金属の選択ウェット・エッチン
グ等を基本とする公知の技術によって実行することがで
きる。この処理は、珪化物をトレンチ分離領域及びゲー
ト側壁の上に形成しないように自己整合する。それに使
用できる金属としては、チタニウム，タングステン，タ
ンタリウム，白金，又はコバルト等があるが、最も典型
的なものとしてはチタニウムが使用される。珪化物厚
は、典型的に、反応後において約１０乃至１５ナノメー
トルが使用される。
【００３６】珪化チタン（チタニウム）の場合、最初チ
タニウム層をスパッタリング装着によって形成し、それ
を急速に熱アニールしてポリシリコン・ゲート電極の上
及びシリコン・ソース及びドレイン領域に珪化物を形成
する。これは典型的に窒素環境下の６００℃におけるア
ニールで３０秒かかるかもしれない。次に、過酸化水素
及び硫酸溶液のようなエッチング剤を使用した選択ウェ
ット・エッチングにより希望する珪化チタンのみを残し
て無反応チタンを除去する。最後に、珪化物領域のシー
ト抵抗を減少させるよう作用する第２の急速な熱アニー
ル工程を実行して珪化処理を終了する。この第２のアニ
ールのための典型的な条件は窒素の存在下で再び８００
℃における６０秒の処理である。
タニウム層をスパッタリング装着によって形成し、それ
を急速に熱アニールしてポリシリコン・ゲート電極の上
及びシリコン・ソース及びドレイン領域に珪化物を形成
する。これは典型的に窒素環境下の６００℃におけるア
ニールで３０秒かかるかもしれない。次に、過酸化水素
及び硫酸溶液のようなエッチング剤を使用した選択ウェ
ット・エッチングにより希望する珪化チタンのみを残し
て無反応チタンを除去する。最後に、珪化物領域のシー
ト抵抗を減少させるよう作用する第２の急速な熱アニー
ル工程を実行して珪化処理を終了する。この第２のアニ
ールのための典型的な条件は窒素の存在下で再び８００
℃における６０秒の処理である。
【００３７】次に、絶縁層１３を装着して後に装着する
金属類相互連結部からの分離を行う。この層に使用され
る金属は絶縁材料７，８とは異なるリアクティブ・イオ
ン・エッチング特性を有するものが好ましい。例えば、
絶縁材料７，８が２酸化シリコンの場合、絶縁材料１３
は窒化シリコンであることができる。窒化シリコンは数
々の周知の処理の１つを使用して化学的蒸着により与え
ることができる。その層は典型的に約０．１乃至０．２
ミクロン厚である。
金属類相互連結部からの分離を行う。この層に使用され
る金属は絶縁材料７，８とは異なるリアクティブ・イオ
ン・エッチング特性を有するものが好ましい。例えば、
絶縁材料７，８が２酸化シリコンの場合、絶縁材料１３
は窒化シリコンであることができる。窒化シリコンは数
々の周知の処理の１つを使用して化学的蒸着により与え
ることができる。その層は典型的に約０．１乃至０．２
ミクロン厚である。
【００３８】ゲート電極及びソース及びドレイン領域に
対する接触窓の輪郭が形成され、再びリソグラフ技術を
使用してリアクティブ・イオン・エッチング・マスクと
して使用されるホトレジスト像を画成する。この接触窓
はゲート側壁（ゲート接触の場合）及びトレンチ分離領
域（ソース及びドレイン接触の場合）に対し限界的重な
り合いを持つよう規定し設計される。この限界的重なり
合いは最大限許容されるべきレベル対レベル記録誤りに
等しく設計され、それは０．１ミクロン・リソグラフに
対して±０．０２５ミクロンが適当かもしれない。これ
はゲート，ソース及びドレイン接触窓が後に装着される
べき金属類相互連結部によって接触されるべき領域の最
大可能面積と重なり合うことを保証する。これは潜在的
に有意な装置に寄生する特定の接触抵抗があるため、本
発明による超小型装置に対しては特に重要である。
対する接触窓の輪郭が形成され、再びリソグラフ技術を
使用してリアクティブ・イオン・エッチング・マスクと
して使用されるホトレジスト像を画成する。この接触窓
はゲート側壁（ゲート接触の場合）及びトレンチ分離領
域（ソース及びドレイン接触の場合）に対し限界的重な
り合いを持つよう規定し設計される。この限界的重なり
合いは最大限許容されるべきレベル対レベル記録誤りに
等しく設計され、それは０．１ミクロン・リソグラフに
対して±０．０２５ミクロンが適当かもしれない。これ
はゲート，ソース及びドレイン接触窓が後に装着される
べき金属類相互連結部によって接触されるべき領域の最
大可能面積と重なり合うことを保証する。これは潜在的
に有意な装置に寄生する特定の接触抵抗があるため、本
発明による超小型装置に対しては特に重要である。
【００３９】層１３は、好ましくは、ゲート接触に対し
てはゲート側壁をエッチングするような危険がなく、ソ
ース及びドレイン接触に対しては分離トレンチをエッチ
ングするような危険なしに、ゲート，ソース及びドレイ
ン領域に対する必要な接触窓が材料７，８と重なり合う
よう規定することができるように、該材料７，８に対し
選択性が与えられるような条件下でエッチングされる。
上述のように、この重なり合いはこの接触リソグラフ・
レベルと前のレベルとの間の記録誤りを補償するよう与
えられ、最大記録誤りに等しく選ばれる。かかる手法に
より接触されるべき夫々の領域が十分ゲート，ソース及
びドレイン接触部と重なり合うよう導く。かかる手法は
ソース及びドレイン領域のためにのみ知られているのに
対し、本発明はそれをゲート側壁８に使用し、その技術
をゲート接触部を含めるよう拡張するものである。
てはゲート側壁をエッチングするような危険がなく、ソ
ース及びドレイン接触に対しては分離トレンチをエッチ
ングするような危険なしに、ゲート，ソース及びドレイ
ン領域に対する必要な接触窓が材料７，８と重なり合う
よう規定することができるように、該材料７，８に対し
選択性が与えられるような条件下でエッチングされる。
上述のように、この重なり合いはこの接触リソグラフ・
レベルと前のレベルとの間の記録誤りを補償するよう与
えられ、最大記録誤りに等しく選ばれる。かかる手法に
より接触されるべき夫々の領域が十分ゲート，ソース及
びドレイン接触部と重なり合うよう導く。かかる手法は
ソース及びドレイン領域のためにのみ知られているのに
対し、本発明はそれをゲート側壁８に使用し、その技術
をゲート接触部を含めるよう拡張するものである。
【００４０】あるいは又、分離領域７，８と同じ材料を
層１３に使用することを希望する場合、エッチング・ス
トップとして公知の酸化アルミニウムのような異なる材
料の薄い層を層１３の下に供給することができる。酸化
アルミニウムは、エッチングがその薄い層に達したとき
に停止するだろうから、トレンチ分離領域及びゲート側
壁を保護することになる。そこで酸化アルミニウムは公
知のウエット・エッチング技術により、材料７，８に影
響を与えることなく除去されるであろう。
層１３に使用することを希望する場合、エッチング・ス
トップとして公知の酸化アルミニウムのような異なる材
料の薄い層を層１３の下に供給することができる。酸化
アルミニウムは、エッチングがその薄い層に達したとき
に停止するだろうから、トレンチ分離領域及びゲート側
壁を保護することになる。そこで酸化アルミニウムは公
知のウエット・エッチング技術により、材料７，８に影
響を与えることなく除去されるであろう。
【００４１】次に、ゲート構造、及びソース及びドレイ
ン領域に対する金属類高導電性相互連結部が形成され
る。そのような相互連結のために一般的に使用される高
導電性材料の例としては、電気移動効果を減少し、接触
されるべき半導体とアルミニウムとの間の化学反応を減
少するため、相当小量の不純物を含みうるアルミニウム
が用いられる。あるいは又、より適当なものとして、タ
ングステンのような高融点金属、又は半導体材料に最も
近い高融点金属を有する多種類の材料を相互連結材料と
して使用することができる。
ン領域に対する金属類高導電性相互連結部が形成され
る。そのような相互連結のために一般的に使用される高
導電性材料の例としては、電気移動効果を減少し、接触
されるべき半導体とアルミニウムとの間の化学反応を減
少するため、相当小量の不純物を含みうるアルミニウム
が用いられる。あるいは又、より適当なものとして、タ
ングステンのような高融点金属、又は半導体材料に最も
近い高融点金属を有する多種類の材料を相互連結材料と
して使用することができる。
【００４２】かかる高融点材料は、ゲート電極に対して
直接接触を行うようにした本発明にとって特に重要であ
る優秀な接触の信頼性を与えることができる。かかる相
互連結材料はスパッタリング，化学的蒸着，又は蒸着
（エバポレーション）によって装着することができる。
装着された相互連結パターンはマスクされていない相互
連結材料をエッチングするよう設計されたリアクティブ
・イオン・エッチング工程のためのマスクとして型取り
されたホトレジスト像を使用して輪郭が形成される（図
８）。
直接接触を行うようにした本発明にとって特に重要であ
る優秀な接触の信頼性を与えることができる。かかる相
互連結材料はスパッタリング，化学的蒸着，又は蒸着
（エバポレーション）によって装着することができる。
装着された相互連結パターンはマスクされていない相互
連結材料をエッチングするよう設計されたリアクティブ
・イオン・エッチング工程のためのマスクとして型取り
されたホトレジスト像を使用して輪郭が形成される（図
８）。
【００４３】公知技術の如く、その他の相互連結層，絶
縁層（図に示していない）、及びその他の装置（図に示
していない）をその構造上に設けることができる。図９
は本発明により達成することができる超小型化を例証す
る電界効果トランジスタの平面図を示す。図４乃至図８
に記載の参照番号と同一番号は共に同一の機能を表わす
ものとする。例えば、完全に位取りされた０．１ミクロ
ン装置に対して上記要求を仮定すると、該装置は隣接す
る装置から０．１５ミクロン幅の分離トレンチだけ分離
された０．７×０．１５ミクロンの寸法を有する活性領
域１５を持つことを示す。これらの寸法において、該装
置は連続して行われる次のリソグラフ・レベルに対して
±０．０２５ミクロンに等しいか小さい記録誤りを要求
するであろう。
縁層（図に示していない）、及びその他の装置（図に示
していない）をその構造上に設けることができる。図９
は本発明により達成することができる超小型化を例証す
る電界効果トランジスタの平面図を示す。図４乃至図８
に記載の参照番号と同一番号は共に同一の機能を表わす
ものとする。例えば、完全に位取りされた０．１ミクロ
ン装置に対して上記要求を仮定すると、該装置は隣接す
る装置から０．１５ミクロン幅の分離トレンチだけ分離
された０．７×０．１５ミクロンの寸法を有する活性領
域１５を持つことを示す。これらの寸法において、該装
置は連続して行われる次のリソグラフ・レベルに対して
±０．０２５ミクロンに等しいか小さい記録誤りを要求
するであろう。
【００４４】図１０及び図１１は記録誤りに適応させる
ことができる完全に重なり合わされたゲート接触部を完
成するよう本発明で使用する手法を明確にするゲート接
触領域を示す断面図である。図１０はゲート接触部とゲ
ート電極との間の完全な記録を示す。図１１はゲート電
極に対する完全な重なり合いは維持するものの、許容さ
れうる最大記録誤りを示す図である。
ことができる完全に重なり合わされたゲート接触部を完
成するよう本発明で使用する手法を明確にするゲート接
触領域を示す断面図である。図１０はゲート接触部とゲ
ート電極との間の完全な記録を示す。図１１はゲート電
極に対する完全な重なり合いは維持するものの、許容さ
れうる最大記録誤りを示す図である。
【００４５】
【発明の効果】以上説明したように、本発明は上記のよ
うに構成し、特にゲート電極が自己整合され、トレンチ
分離領域に対して突き合わされるようにし、ゲート電
極、及びソース及びドレイン領域と完全に重り合う接触
部を提供するよう構成したことにより、０．１ミクロン
に完全に位取りされたＦＥＴ装置を製造することがで
き、それによって従来技術にない高速，高性能且つ超小
型化しうるＦＥＴ装置及びその製造技術を提供すること
ができた。
うに構成し、特にゲート電極が自己整合され、トレンチ
分離領域に対して突き合わされるようにし、ゲート電
極、及びソース及びドレイン領域と完全に重り合う接触
部を提供するよう構成したことにより、０．１ミクロン
に完全に位取りされたＦＥＴ装置を製造することがで
き、それによって従来技術にない高速，高性能且つ超小
型化しうるＦＥＴ装置及びその製造技術を提供すること
ができた。
【図１】“バーヅ・ビーク”を示す先行技術ＬＯＣＯＳ
分離の説明図
分離の説明図
【図２】寄生チャネルを示す先行技術トレンチ分離の説
明図
明図
【図３】本発明により分離トレンチに対して突き合わさ
れるようにしたゲート電極を示す模式図
れるようにしたゲート電極を示す模式図
【図４】本発明による基本的製造方法を例証するため各
製造段階における基板を示すその断面図
製造段階における基板を示すその断面図
【図５】本発明による基本的製造方法を例証するため各
製造段階における基板を示すその断面図
製造段階における基板を示すその断面図
【図６】本発明による基本的製造方法を例証するため各
製造段階における基板を示すその断面図
製造段階における基板を示すその断面図
【図７】本発明による基本的製造方法を例証するため各
製造段階における基板を示すその断面図
製造段階における基板を示すその断面図
【図８】本発明による基本的製造方法を例証するため各
製造段階における基板を示すその断面図
製造段階における基板を示すその断面図
【図９】本発明による装置の平面図
【図１０】ゲート接触窓の最良の場合の記録を示すその
模式図
模式図
【図１１】ゲート接触窓の最悪の場合の記録を示すその
模式図
模式図
１： 基板 ２： ゲート誘電体層 ３： ゲート電極 ４，５： ソース及びドレイン領域 ６： トレンチ ７： トレンチ分離領域 ８： ゲート側壁絶縁層 １０，１１： 第２のソース及びドレイン領域 １２，１３： 絶縁層 １４： 導電性相互連結部 １５： 活性領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ (72)発明者 クライブ・マルコム・リーブス アメリカ合衆国10566、ニユーヨーク州、 ピークスキル、コンスタント・アベニユ ー、854番地
Claims (12)
- 【請求項１】 第１の導電形の活性不純物を含むチャネ
ル領域を有する半導体基板からなる半導体装置であっ
て、 前記チャネル領域の上のゲート誘電体層と、前記ゲート
誘電体層の上のゲート電極と、前記ゲート電極の長さ方
向の両端部に対し自己整合された第２の及び反対導電形
のドープ領域と、同一基板上の個々のＦＥＴを分離する
べく分離材料を含む分離トレンチと、前記ゲート電極の
側部に装着した分離材料とを含み、前記ゲート電極は幅
方向において前記分離トレンチに対して突き合わされる
よう自己整合され、前記ゲート電極及び前記ソース及び
ドレイン領域に対する接触窓を具備した垂直分離用絶縁
層を基板全体の上に設け、前記ゲート電極及び前記ソー
ス及びドレイン領域に対し金属類高導電性相互連結部を
装備するようにしたことを特徴とする半導体装置。 - 【請求項２】 前記垂直分離用絶縁層の材料は前記トレ
ンチ及び前記ゲート電極側部の分離材料とは異なるエッ
チング特性を表わすことを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記ゲート電極に対する接触窓は該ゲー
ト電極に対する前記接触窓の最大許容リソグラフ記録誤
りに等しいか長い距離だけ前記ゲート電極側部の分離材
料と重なり合うよう設計されることを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 前記垂直分離用絶縁層の材料は窒化シリ
コンであり、前記トレンチ内及び前記ゲート電極側部の
材料は２酸化シリコンであることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 前記金属類高導電性相互連結部と前記ゲ
ート電極及び前記ソース及びドレイン領域との間に配置
された珪化物領域を含む請求項１記載の半導体装置。 - 【請求項６】 約０．１５ミクロン幅分離トレンチによ
り隣接装置から分離された約０．７×０．１５ミクロン
の寸法を持つ活性領域を有する請求項１記載の半導体装
置。 - 【請求項７】 （イ）半導体基板を供給し、 （ロ）前記基板に誘電体ゲート層を供給し、 （ハ）チャネル領域のため第１の導電形の活性不純物を
前記基板に供給し、 （ニ）前記誘電体ゲート層の上にゲート電極を供給して
型取りし、 （ホ）前記基板に第２及び反対導電形の活性不純物を供
給して前記ゲート電極に対し自己整合されたソース及び
ドレイン領域を形成し、 （ヘ）前記ゲート電極が幅方向において重なり合うこと
なく前記トレンチに対して突き合わされるよう自己記録
なしうる如く前記基板の予め選ばれた領域に分離トレン
チをエッチングし、 （ト）前記分離トレンチ内及び前記ゲート電極側壁に分
離材料を供給し、 （チ）前記基板及び前記ゲート電極の上に絶縁材料を供
給し、 （リ）前記ゲート電極及び前記ソース及びドレイン領域
に対して接触窓を型取りし、 （ヌ）前記ゲート電極及び前記ソース及びドレイン領域
に対し電気接触を形成する金属類高導電性相互連結パタ
ーンを供給して型取りする各工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項８】 前記ゲート誘電体層は薄い２酸化シリコ
ン層から成ることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項９】 前記ゲート電極はドープされたポリシリ
コンから成ることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１０】 前記分離トレンチに分離材料を供給
し、前記分離トレンチ側壁は不動態化されることを特徴
とする請求項７記載の半導体装置の製造方法。 - 【請求項１１】 前記トレンチ内及び前記ゲート電極側
壁の分離材料は絶縁材料層を正角デポジションにより供
給して後該絶縁材料層をエッチング・バックして形成す
ることを特徴とする請求項７記載の半導体の製造方法。 - 【請求項１２】 前記分離トレンチ内及び前記ゲート電
極側壁に対する分離材料の供給後、第２のソース及びド
レイン領域を形成する工程を含むことを特徴とする請求
項７記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70124891A | 1991-05-16 | 1991-05-16 | |
| US701248 | 1991-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109762A true JPH05109762A (ja) | 1993-04-30 |
Family
ID=24816586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086634A Pending JPH05109762A (ja) | 1991-05-16 | 1992-03-11 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0513639A3 (ja) |
| JP (1) | JPH05109762A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252049A (ja) * | 1996-03-15 | 1997-09-22 | Mitsubishi Electric Corp | 多層埋め込みトレンチアイソレーション |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| JP2008510300A (ja) * | 2004-08-10 | 2008-04-03 | ウェーハマスターズ・インコーポレイテッド | 極浅接合の形成方法 |
| JP2012178582A (ja) * | 2001-07-17 | 2012-09-13 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940022917A (ko) * | 1993-03-10 | 1994-10-22 | 김광호 | 채널로부터 분리된 드레인을 구비한 모스에프이티(mosfet) 소자의 제조 방법 |
| JP3022744B2 (ja) * | 1995-02-21 | 2000-03-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6281562B1 (en) | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
| US6184105B1 (en) * | 1997-05-22 | 2001-02-06 | Advanced Micro Devices | Method for post transistor isolation |
| WO1999035685A1 (en) * | 1998-01-05 | 1999-07-15 | Advanced Micro Devices, Inc. | Integrated cmos transistor formation |
| EP0977265A1 (en) | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
| CN114784003B (zh) * | 2022-06-21 | 2022-09-16 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
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| JPS6068655A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | Ｍｏｓ型トランジスタの製造方法 |
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| US4394196A (en) * | 1980-07-16 | 1983-07-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of etching, refilling and etching dielectric grooves for isolating micron size device regions |
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| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
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-
1992
- 1992-03-11 JP JP4086634A patent/JPH05109762A/ja active Pending
- 1992-05-06 EP EP19920107591 patent/EP0513639A3/en not_active Ceased
Patent Citations (3)
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| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2008510300A (ja) * | 2004-08-10 | 2008-04-03 | ウェーハマスターズ・インコーポレイテッド | 極浅接合の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0513639A3 (en) | 1992-12-23 |
| EP0513639A2 (en) | 1992-11-19 |
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