JPH045265B2 - - Google Patents

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JPH045265B2
JPH045265B2 JP57183016A JP18301682A JPH045265B2 JP H045265 B2 JPH045265 B2 JP H045265B2 JP 57183016 A JP57183016 A JP 57183016A JP 18301682 A JP18301682 A JP 18301682A JP H045265 B2 JPH045265 B2 JP H045265B2
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Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、半導体集積回路構造体、並びにサ
ブ・ミクロンのゲート長を有する電界効果トラン
ジスタ装置を有するような前記集積回路を製造す
る方法に関するものである。
〔先行技術〕
集積回路技術は、標準のフオトリソグラフイ技
術を拡張し、そして電子イビーム若しくはＸ線の
リソグラフイのようなより高価で複雑な技術を用
いる必要を避けることにより、１ミクロン乃至は
それ以下の範囲の狭いライン幅を得る必要を有し
ている。このような技術の１つが、
IBMTechnical Disclosure Bulletin，“Narrow
Line Widths Masking Method”by H.B.
Pogge，November 1976，Vo1.19，No.6，
pp.2057−2058に述べられている。この方法は、
後で多孔性シリコンを酸化する多孔性シリコンの
使用を含む。他の技術は、IBM Technical
Disclosure Bulletin，by S.A.Abbas et al，
Vo1.20，No.4，September 1977，pp.1376−
1378に述べられている。この技術は、ポリシリコ
ンの形成におて窒化シリコンのような酸化障壁物
質の中間マスクを最初に用いることにより、マス
クにされるポリシリコン・マスキング層の使用を
述べている。この方法により、約２ミクロンより
小さなライン寸法が得られる。
米国特許第4209349号、第4209350号、第
4234362号及び第4256514号は、シリコン基体にお
ける例えばサブ・ミクロンのような狭い寸法され
た領域を形成する方法を述べている。これらの特
許は、シリコン基体に実質的水平面及び実質的垂
直面を形成し、それから、実質的水平及び実質的
垂直の両表面に非常に薄い層を形成することを含
む。それからこの層は、垂直な層を実質的に残し
水平な層を実質的に除去する反応性イオン食刻の
ような、異方性食刻プロセスを受ける。垂直な層
の寸法は、適用された層の最初の厚さに依存して
調整される。このようにして、１ミクロン乃至は
それ以下の狭い寸法領域が得られる。
集積回路の分野においては、チヤンネル長の高
精度な制御を有してサブ・ミクロンのチヤンネル
長を有する電界効果トランジスタを作るプロセス
を開発することに、大きな努力が払われてきた。
この研究の例としては、“Ａ New Edge−
defined Approach for Sub−micrometer
MOSFET Fabrication”by W.R.Hunteret al.，
IEEE Electron Device Letters，Vo1.EDL−２
No.1，January 1981，pp.4−６，及び“Sub
−micrometer Polysilicon Gate CMOS／SOS
Technology”by A.C.Ipri et al.published in
IEEE Transactions on Electron Devices，
Vol.ED−27，No.7，July 1980，pp.1275−1279、
並びに“Ａ Novel Sub−micron Fabrication
Technique”by T.N.Jackson et al.published
in IEDM 1979 Conference Volume，pp.58−61
がある。
最初の論文は、側壁の二酸化シリコンを形成す
る為の反応性イオン食刻の技術に依存している。
２目の論文は、ホウ素の横方向の拡散を含んでい
る。３番目の論文の方法は、通常にパターン化さ
れた金属層の縁部に金属をメツキすることを用い
る。その他の短チヤンネル電界効果トランジスタ
装置は、米国特許第4062699号、第4145459号及び
第4201603号に示されている。米国特許第4062699
号は、MOSFETのチヤンネル長を狭くするため
に、イオン注入及び拡散のプロセスを使用する。
米国特許第4145459号は、半導体基体の部分に形
成される凹所の使用を含み、そしてさらに、凹所
を横切る金属膜間の間隔がゲートの所望の長さに
等しくなるまで、凹所の各側壁に金属膜をメツキ
することを含む、プロセス手順を使用する。米国
特許第4201603号は、ポリシリコン層の縁部を制
御可能にドープし、それから、ドープされたポリ
シリコン領域を食刻しない物質で食刻することに
より、ドープされないポリシリコンを除去するこ
とができるプロセスを含む。
このような装置で利用できるこれまでのものに
比べてより高密度でしかもより高性能な、特に効
果的なMOSFETの形は、“Ａ New Short
Channel MOSFET With Lightly Doped
Drain（LDD）”斎藤等著、電子通信連合大会1978
年４月、pp.2−20に述べられている。LDDNチヤ
ンネルMOSFETは、チヤンネルを隔てて注入さ
れたＮ＋ソース及びドレインの領域に加えて、ド
レインのピンチ・オフ領域における高電界をＮ−
領域中へ拡張することにより、チヤンネルのブレ
ークダウン電圧又スナツプバツク（snapback）
電圧を増加させ、そして装置ドレインの接合の電
子衝撃イオン化（それ故に、熱電子放出）を減少
させる、サブ・ミクロンに拡散されたＮ−領域を
含む。これは、性能の向上を達成するために、電
源電圧の増加か、又は所与の電圧におけるチヤン
ネル長の減少を生じる。このような装置を作るた
めの改良されたプロセスは、1980年12月17日出願
の米国特許出願通し番号第6217497号に与られて
いる。この米国特許出願のプロセスでは、装置の
Ｎ−LDD領域は、制御されたＮ−イオン注入並
びに、ゲートに接するサブ・ミクロンの幅の
SiO2側壁スペーサを形成することにより、得ら
れる。その他の軽ドープされるドレインのプロセ
スが、米国特許第4209349号及び第4209350号に示
されている。これらの米国特許はまた、半導体基
板の表面上に形成された層から基板中へ外方拡散
することにより成形されるセルフ・アラインされ
た拡散領域をも示している。上記米国特許出願で
は、LDDFETのポリシリコン・ゲート電極が、
通常のリソグラフイ・プロセスにより形成され
る。それの達成できる最小の長さは、用いられる
リソグラフイ装置の能力により制限れる。他方、
本発明では、セルフ・アラインされた側壁の形成
技術が、装置のサブ・ミクロンのゲート長、並び
にLDDの側壁スペーサを形成するために用いら
れる。装置の達成できる最小ゲート長は、もは
や、リソグラフイ装置によつて制限されない。し
かし設計の必要条件によつて設定され得る。0.5
ミクロンよりも小さなチヤンネル長を有する装置
は、通常のフオトリソグラフイ装置で容易に作ら
れ得る。
それ故に、メモリ若しくは論理に使用できる集
積回路構造体中へ集積され得る、高密度、短チヤ
ンネルの電界効果トランジスタを提供することが
望ましい。また、誘電体分離で互いに分離された
このような短チヤンネルの電界効果トランジスタ
を有することも、有益である。
〔本発明の要旨〕
本発明は、サブ・ミクロンのゲート長チヤンネ
ル長を有する電界効果トランジスタ（FET）装
置を備える半導体集積回路構造体を製造するため
の方法であり、互いに基板内の半導体領域を分離
する表面の分離パターンが、半導体基板中に形成
される。これらの半導体領域のあるものは、
FET装置を含むように設計されている。第１の
ポリシリコン、金属シリサイド等の層のような非
常にドープされた導電層及び絶縁層が、その上に
形成される。多層構造部は食刻され、結果とし
て、実質的に垂直な側壁を有する、パターン化さ
れた導電性の第１のポリシリコン層等を生じる。
導電性の第１のポリシリコン層のパターンは、パ
ターン中の開孔がFETのチヤンネルの位置にあ
り、その層が計画されたソース／ドレインの領域
の上に位置するように、選ばれる。ソース／ドレ
イン領域中のパターンは、分離パターンの上まで
伸びる。制御されたサブ・ミクロンの厚さの層
が、これらの垂直な側壁上に形成される。側壁層
は、FETのチヤンネル長を制御可能に減少させ
るために、使用される。側壁層は、導電性を与え
る不純物でドープされると良い。ゲート誘電体
が、チヤンネル表面上に形成される。ソース／ド
レイン領域及び軽くドープされた領域が同時に、
熱的なドライブ・インにより、導電性の第１のポ
リシリコン層等及び絶縁体の側壁層から各々形成
される。所望のゲート電極がゲート誘電体上に形
成され、そして電気接点がFET装置の種々の成
分へ作られる。
〔本発明の実施例〕
さて、第１図乃至第６図を参照するに、高密度
集積回路構造体にサブ・ミクロンのチヤンネル長
を有するFETを製造するための実施例が示され
ている。ＮチヤンネルのMOSFET集積回路を形
成するプロセスが、示されているが、しかし、単
に、トランジスタの種々の成分並びに関係する領
域の極性を変えるだけで、ＰチヤンネルのFET
が、代わりに、この実施例によつて形成され得る
ことは、明らかである。
最初の一連のステツプは、第１図を参照してわ
かるように、Ｐ−の＜100＞結晶方向を有するシ
リコン基板１０中において単結晶シリコンのある
領域を他の領域から分離するために分離手段を形
成することを含む。分離は、好ましくは、二酸化
シリコン、ガラス、ポリイミド等のような物質を
単独に又は組合せて用いる部分的な誘電体分離で
あると良い。部分的な誘電体分離１２の好ましい
パターンは、そこに電界効果装置が最終的に形成
されることになつている単結晶シリコンの表面領
域を画成する。このタイプの誘電体分離領域を形
成する方法は、当分野には数多くある。1971年６
月７日出願の米国特許出願通し番号第150609号又
は米国特許第3648129号に述べられているプロセ
スを用いることが好ましい。代わりに、米国特許
第4104086号に述べられているプロセスが、用い
られ得る。上記米国特許出願及び米国特許におい
ては、部分的な誘電体分離領域１２を形成するプ
ロセスが、詳細に述べられている。典型的には、
Ｐ＋領域１４が、反転層の形成、並びにその結果
生じる分離領域１２の下の分離された単結晶領域
の間の電気的な漏れを防ぐために、誘電体分離層
領域１２の下に形成される。
手短に言えば、埋設誘電体分離領域１２及び１
４は、その上に二酸化シリコン層（図示せず）を
形成するために、シリコン基板１０の表面を最初
に熱酸化することにより、形成される。それから
窒化シリコン層（図せず）が、化学気相付着によ
りその上に付着される。窒化シリコン層は、通常
のリソグラフイ及び食刻の技術により、分離領域
の所望の位置に形成された開孔を有している。窒
化シリコン層をマスクとして用いて、二酸化シリ
コン層中に開孔が形成される。それから、窒化シ
リコンと二酸化シリコンの層をマスクとして用い
て、所望の深さまでシリコンを食刻するために、
基板は反応性プラズマにさらされる。食刻された
凹所は、装置構造体の形成の前後に、熱的に成長
した二酸化シリコン、化学気相付着された二酸化
シリコン、ガラス、窒化シリコン、ポリイミドの
ような有機物等の所望する誘電体の単独又は組合
せたもので充填される。Ｐ＋領域１４は、凹所が
絶縁体で充填される前に、ホウ素のイオン注入に
より形成される。窒化シリコン及び二酸化シリコ
ンの層が、もはや、シリコン・ウエハの表面から
除去される。互いに基板内の半導体領域を分離す
る、半導体シリコン基板中の表面の分離パターン
１２が、形成される。
さて、表面の分離パターン１２を有する表面全
体の上に、第１のポリシリコン層２０が付着され
る。Ｎ＋ポリシリコン層２０は、例えば、約500
℃乃至1000℃の温度範囲で、好ましくは約600℃
で、水素雰囲気中においてシランを用いることに
より、付着される。ポリシリコン層の厚さは、約
300乃至1000nmであり、好ましくは、600nmであ
る。この実施例におけるポリシリコン層は、シリ
コン基体１０と直接接触する。ポリシリコン層
は、代わりに、付着されるときにドープされる
か、又は、実質的にドープされずに付着され、そ
れから、続く拡散又はイオン注入、並びに焼成の
プロセスにより、ドープされる。好ましくは、第
１のポリシリコン層２０の続いてイオン注入する
ドーピングを用いると、良い。イオン注入は、30
乃至100KeVで、約１×1015乃至１×1016イオ
ン／cm2の量を用いて行なわれる。このプロセスで
用いられる好ましい導電性を与えるイオンは、ヒ
素である。さて、約150乃至400nm（ナノメータ）
の厚さを有する二酸化シリコン層２１が、例え
ば、大気圧若しくはそれより低い圧力の条件で、
約800℃若しくはそれより低い温度で、SiH2Cl2
及びN2Oを用いて化学気相付着されるか、又は、
約970℃の温度の酸素、若しくは酸素と水蒸気の
雰囲気中で熱的に成長される。
第２図に示されているように、実質的に垂直な
側壁を有する、二酸化シリコン層２１及び第１の
ポリシリコン層２０の残留部分を形成するため
に、標準のリソグラフイ及び食刻の技術が用いら
れる。所望の開孔が層２１中に形成され、そして
次にこの層２１が、層２０のための食刻マスクと
して用いられる。ポリシリコン層２０のための食
刻ステツプは、R.G.Frieser及びC.J.Magob編集
のThe Electrochem，Society（1981）pp.75−85
のPlasma Process−Proc.Sym.on Plasma
Etching＆Depositionにおける、J.S.Lechaton及
びJ.L.Mauer“Ａ Model for the Etchig of
Silicon in ａ Cl2／Ar Plasma”等に述べられ
ているような塩素化された炭化水素ガスを用いる
異方性の食刻プロセスであると良い。
層２０及び２１のパターンは、パターンの開孔
がFETのチヤンネルの位置にあり、その層が計
画されたソース／ドレインの領域上に位置するよ
うに、選ばれる。ソース／ドレインの領域のパタ
ーンは、第２図に示されているように、分離パタ
ーン１２の上まで伸びる。
側壁の絶縁層２４は、ポリシリコン層２０の垂
直な側壁上に形成される。この層２４は、好まし
くは二酸化シリコンであると良い。しかしなが
ら、層は、代わりに、窒化シリコン、酸化アルミ
ニウム等、又は二酸化シリコンとこれらの絶縁体
との組合せで構成しても良い。二酸化シリコン層
は、熱的な二酸化シリコン層を形成するために、
約970℃の温度で酸素若しくは酸素と水蒸気の雰
囲気中において熱的に成長され得る。この層の好
ましい厚さは、約150乃至100nmである。この厚
さは、所望されるゲート電極の長さに依存する。
二酸化シリコンを成長させるための第２の方法
は、大気圧若しくはそれよりも低い圧力の条件
で、450℃におけるSH4，O2か又は約800℃の温
度におけるSiH2Cl2及びN2Oを用いる、化学気相
付着プロセスの使用を含む。窒化シリコンの付着
は、通常、例えば、米国特許第4089992号に述べ
られているような、大気圧若しくはそれよりも低
い圧力の条件で、約800℃の温度におけるシラン、
アンモニア及び窒素のキヤリヤ・ガスを用いる化
学気相付着により行なわれる。代わりに、側壁
は、部分的に熱成長した二酸化シリコン、及び部
分的に化学気相付着された二酸化シリコン又は他
の絶縁物質であつても良い。化学気相付着プロセ
スが使用される場合には、絶縁体２４の制御され
た一様な層が、ポリシリコン層２０上、並びにそ
の中の開孔における水平及び垂直な表面上に付着
される。この層２４は、異方性の食刻雰囲気中に
おいて水平な表面から優先的に除去され、一方、
実質的に垂直な側壁上に層を実質的に残すことに
なる。この食刻は、例えば、L.M.Ephrath，J.
Electrochem.Soc.Vol.124，pp.284C（1977）に述
べられているように、CF4及びH2のガスを用いる
反応性イオン食刻のシステム中で行なわれる。側
壁形成プロセスの結果が、第３図に示されてい
る。
側壁の絶縁層２４は、ヒ素ドープされた二酸化
シリコンのガラスのように、その場で、又はその
付着後に、イオン注入プロセスによりドープされ
得る。軽くドープされたドレインを有するFET
構造体を形成することを所望する場合に、この二
者択一が使用される。それで、側壁層２４は、軽
くドープされた領域３２を形成するために、続い
て基板１０中へ外方拡散するようにされることに
なるドーパント即ち不純物の源である。領域３２
は、FETのソース／ドレインの構造部の一部分
である。FET装置がＮチヤンネル装置である場
合、層２４のドーパントは、大抵、燐又はヒ素で
ある。
Ｐ−基板１０の表面の導電性は、FETが形成
されることになつているチヤンネル領域におい
て、調整される。しきい値Ｖ＋は、例えば、プロ
セスのこの時点で、又はゲート誘電体層３４の形
成後に、チヤンネル領域中へのホウ素のイオン注
入を用いることにより、調整される。
構造体は、ポリシリコン層２０からの外方拡散
によりFETの非常にドープされたソース／ドレ
インの部分３０を形成するために、加熱される。
それと同時に、側壁の絶縁体がドープされる場合
は、その絶縁層からの外方拡散により、FETの
軽くドープされたソース／ドレインの部分３２が
形成される。このプロセスの結果は、軽くドープ
されたドレイン構造部分についての第４図に示さ
れている。しかしながら、通常のFET装置を有
するには、このような軽くドープされたドレイン
構造部分を形成する必要のないことを理解すべき
だ。
さて、FET構造体のゲート誘電体絶縁層３４
を露出した基板１０上に形成するために、構造体
は、約950℃における酸素若しくは酸素と水蒸気
の雰囲気のような酸化雰囲気さらされる。このゲ
ート誘電体の好ましい厚さは、約150乃至500nm
である。
各FETに対するゲート電極が、もはや、ゲー
ト誘電体３４及び絶縁層２１の上に形成され、そ
して、ゲート層３６を形成するために、通常のリ
ソグラフイ及び食刻又はリフト・オフの技術によ
り、画成が行なわれる。第５図は、画成されてい
ないゲート接点３６を示し、第６図は、その上の
絶縁層被覆膜４０とともに、画成された接点３６
を示す。ゲート電極３６は、非常にドープされた
ポリシリコン、アルミニウム、タンタル又は類似
の金属で構成され得る。接点３６がポリシリコン
である場合には、絶縁層４０は、便利な酸化雰囲
気中での酸化により、約200nmまで簡単に形成さ
れ得る。しかしながら、スパツタリング又は蒸着
のような低温プロセスにより付着され得る、アル
ミニウム、タングステン、モリブデン等のような
金属を用いる利点もある。これらの金属は、ポリ
シリコンのようにドープされることは必要でな
い。それ故に、ポリシリコンよりもブレークダウ
ンを向上させることになる。
ソース／ドレインの接点２０及びゲート電極３
６に接触するために、配線のより高いレベル（図
示せず）が用いられる。好ましくは、配線のこの
レベルは、アルミニウム等であると良い。表面安
定化及び配線レベル間の絶縁は、スパツタ若しく
はプラズマ付着の二酸化シリコン、プラズマ付着
の窒化シリコン、ポリイミド等又はこれらの物質
の組合せであると良い。
本発明のプロセスにより、セルフ・アラインさ
れたFETのゲート構造が得られる。ゲート電極
３６は、側壁絶縁層２４及びＮソース／ドレイン
領域３０の上に存在するので、重複キヤパシタン
スは最小である。チヤネル長は、サブ・ミクロン
の寸法まで容易にすることができる。例えば、
1.5ミクロンのマスク開孔を用いて、側壁層２４
が例えば0.4ミクロンである場合には、チヤンネ
ル長及びゲート電極の幅は、0.7ミクロンになる。
それ故に、サブ・ミクロンの寸法が、サブ・ミク
ロンのリソグラフイを用いることなく得られる。
ソース／ドレイン領域３０への電気接点２０は、
ソース／ドレイン領域３０を形成したドーパント
源であり且つそれらへの第１レベルのオーミツク
接点であるので、セルフ・アラインされること
は、また注目するに値する。
装置のゲート電極の導電性をさらに向上させる
ために、例えば、WSi2，TaSi2，PdSi2、のよう
な耐火金属のシリサイド、又はポリシリコンの単
一層若しくは複数層と組合せた金属シリサイドの
層より成る、言わゆるポリサイド膜が、実施例中
のポリシリコン層に代つて、ソース／ドレイン接
点を形成するために用いられ得る。例えば、金属
シリサイド層の厚さは、約150乃至500nmの範囲
である。ポリサイドの厚さは、ポリシリコンが約
200乃至400nmであり、金属シリサイドが約150乃
至500nmである範囲のものから構成される。
本発明の技術は、Ｎチヤンネルの装置及びＰチ
ヤンネルの装置に別々に適用できるので、２つを
組合せ、そして幾くつかの付加ステツプにより、
コンプリメンタリFETMOSのセルフ・アライン
配線技術を開発できることは、明らかである。
〔参照関連米国特許出願〕
(1) 1981年12月30日出願の米国特許出願通し番号
第335891号 (2) 1981年12月30日出願の米国特許出願通し番号
第335953号 (3) 1981年12月30日出願の米国特許出願通し番号
第335893号 (4) 1981年12月30日出願の米国特許出願通し番号
第335894号
【図面の簡単な説明】
第１図乃至第６図は、セルフ・アラインされ
た、サブ・ミクロンのチヤンネル長を有する、軽
くドープされたドレインを備えたFETを形成す
るためのプロセスを概略的に示す。 １０……シリコン基板、２０……ポリシリコン
層、２４……側壁の絶縁層、３０……ソース／ド
レイン領域、３２……ソース／ドレイン領域の一
部分、３４……ゲート絶縁層。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板を準備し、少なくとも電界効果ト
    ランジスタのソース及びドレインを形成すべき位
    置の前記基板の表面に実質的に垂直な側壁を有す
    るドープされた導電部分を形成し、前記側壁に所
    定の厚さを有し且つドープされた狭い側壁絶縁層
    を付着形成し、前記導電部分及び側壁絶縁層から
    の外方拡散によつて前記ソース及びドレインの領
    域を形成し、前記電界効果トランジスタのゲート
    絶縁体を形成し、前記ゲート絶縁体の上にゲート
    電極を形成することを含む、前記絶縁層の所定の
    厚さでチヤンネル長が規定される電界効果トラン
    ジスタの形成方法。
JP57183016A 1981-12-30 1982-10-20 電界効果トランジスタの形成方法 Granted JPS58118158A (ja)

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