JPH05110037A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05110037A JPH05110037A JP3264216A JP26421691A JPH05110037A JP H05110037 A JPH05110037 A JP H05110037A JP 3264216 A JP3264216 A JP 3264216A JP 26421691 A JP26421691 A JP 26421691A JP H05110037 A JPH05110037 A JP H05110037A
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Abstract
(57)【要約】
【構成】 電気的に書き込み、消去が可能な半導体不揮
発性メモリセルにおいて、ビット線と基準電位との間に
ＭＯＳＦＥＴを直列に２つ配置し、データを記憶する素
子のゲート電極材料として、ドレインとオーバーラップ
する部分の仕事関数がチャネル部分と異なるようにす
る。 【効果】 極微網ＭＯＳでバンド間トンネル、酸化膜中
へのキャリア注入が可能となる。
発性メモリセルにおいて、ビット線と基準電位との間に
ＭＯＳＦＥＴを直列に２つ配置し、データを記憶する素
子のゲート電極材料として、ドレインとオーバーラップ
する部分の仕事関数がチャネル部分と異なるようにす
る。 【効果】 極微網ＭＯＳでバンド間トンネル、酸化膜中
へのキャリア注入が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴのゲート
絶縁膜中に形成されたキャリアの捕獲準位にキャリアを
捕獲させるか否かにより、情報を電気的に書き込み及び
消去することが可能である不揮発性半導体メモリ装置に
関する。
絶縁膜中に形成されたキャリアの捕獲準位にキャリアを
捕獲させるか否かにより、情報を電気的に書き込み及び
消去することが可能である不揮発性半導体メモリ装置に
関する。
【０００２】
【従来の技術】電気的に情報の書き込み及び消去が可能
な不揮発性の半導体メモリ装置としては、フローティン
グゲートを有するＥＥＰＲＯＭが従来から知られてい
る。
な不揮発性の半導体メモリ装置としては、フローティン
グゲートを有するＥＥＰＲＯＭが従来から知られてい
る。
【０００３】フローティングゲートを用いたＥＥＰＲＯ
Ｍでは、その消去動作はメモリセルのトランジスタが、
図９（ａ）に示すように、半導体基板９１に形成された
ドレイン領域９２からフローティングゲート９３に電子
を注入することにより行なわれている。このように、ド
レイン領域９２からフローティングゲート９３に電子を
注入するためには、コントロールゲート４に例えば２０
Ｖ程度の高電圧のバイアス電圧が印加され、ドレイン領
域９２には例えば０Ｖ程度のバイアス電圧が印加され
る。これにより、トランジスタのしきい値が正になる。
Ｍでは、その消去動作はメモリセルのトランジスタが、
図９（ａ）に示すように、半導体基板９１に形成された
ドレイン領域９２からフローティングゲート９３に電子
を注入することにより行なわれている。このように、ド
レイン領域９２からフローティングゲート９３に電子を
注入するためには、コントロールゲート４に例えば２０
Ｖ程度の高電圧のバイアス電圧が印加され、ドレイン領
域９２には例えば０Ｖ程度のバイアス電圧が印加され
る。これにより、トランジスタのしきい値が正になる。
【０００４】一方、書き込み動作にあたっては、図９
（ｂ）に示すように、フローティングゲート９３からド
レイン領域９２へ電子を放出する事により行なわれてい
る。このような書き込み動作を行なう場合には、コント
ロールゲート４に０Ｖ程度のバイアス電圧が印加され、
ドレイン領域９２には２０Ｖ程度の高電圧が印加され
る。これにより、トランジスタのしきい値は負になり、
データの識別が可能となる。
（ｂ）に示すように、フローティングゲート９３からド
レイン領域９２へ電子を放出する事により行なわれてい
る。このような書き込み動作を行なう場合には、コント
ロールゲート４に０Ｖ程度のバイアス電圧が印加され、
ドレイン領域９２には２０Ｖ程度の高電圧が印加され
る。これにより、トランジスタのしきい値は負になり、
データの識別が可能となる。
【０００５】このようなフローティングゲートを有する
トランジスタは、図１０に示すように、通常のＭＯＳＦ
ＥＴデバイス作成工程で素子分離をしたのち、シリコン
基板表面を熱酸化してシリコン酸化膜１０２を、例えば
５０nm形成する。次にレジステを塗布し、通常の方法で
レジストに高濃度に不純物を導入する部分のみレジスト
が除去されるようにパターンを転写・現像する。続い
て、このレジスト１０３をマスクにしてイオン注入を行
ない、例えばヒ素を６０keV 、５×１０15cm-3イオン注
入する（図（ａ）参照）。次に、上記レジスト１０３、
及びレジスト下のシリコン酸化膜１０２を除去しゲート
酸化膜１０５及びトンネルゲート酸化膜１０６を熱酸化
により形成し、多結晶シリコン１０７を堆積する（図
（ｂ）参照）。そののち多結晶シリコンを酸化しコント
ロールゲート−フローティングゲート間の絶縁膜１０８
とし、次にコントロールゲートとなる多結晶シリコン１
０９を堆積する（図（ｃ）参照）。次に、フローティン
グゲート、コントロールゲートを同時に加工することに
よって、フローティングゲートを有するＭＯＳトランジ
スタが形成される（図（ｄ）参照）。このように、フロ
ーティングゲートを有するＭＯＳトランジスタの形成方
法は、通常のＭＯＳＦＥＴの形成方法に比べて製造工程
がかなり複雑となる。
トランジスタは、図１０に示すように、通常のＭＯＳＦ
ＥＴデバイス作成工程で素子分離をしたのち、シリコン
基板表面を熱酸化してシリコン酸化膜１０２を、例えば
５０nm形成する。次にレジステを塗布し、通常の方法で
レジストに高濃度に不純物を導入する部分のみレジスト
が除去されるようにパターンを転写・現像する。続い
て、このレジスト１０３をマスクにしてイオン注入を行
ない、例えばヒ素を６０keV 、５×１０15cm-3イオン注
入する（図（ａ）参照）。次に、上記レジスト１０３、
及びレジスト下のシリコン酸化膜１０２を除去しゲート
酸化膜１０５及びトンネルゲート酸化膜１０６を熱酸化
により形成し、多結晶シリコン１０７を堆積する（図
（ｂ）参照）。そののち多結晶シリコンを酸化しコント
ロールゲート−フローティングゲート間の絶縁膜１０８
とし、次にコントロールゲートとなる多結晶シリコン１
０９を堆積する（図（ｃ）参照）。次に、フローティン
グゲート、コントロールゲートを同時に加工することに
よって、フローティングゲートを有するＭＯＳトランジ
スタが形成される（図（ｄ）参照）。このように、フロ
ーティングゲートを有するＭＯＳトランジスタの形成方
法は、通常のＭＯＳＦＥＴの形成方法に比べて製造工程
がかなり複雑となる。
【０００６】
【発明が解決しようとする課題】以上説明したように、
フローティングゲートを有するトランジスタを用いた、
電気的に書き込み及び消去が可能な不揮発性の半導体メ
モリセルにあっては、その製造工程が通常のＭＯＳＦＥ
Ｔの製造工程に比較して複雑であり、製造工程の低コス
ト化が難しかった。
フローティングゲートを有するトランジスタを用いた、
電気的に書き込み及び消去が可能な不揮発性の半導体メ
モリセルにあっては、その製造工程が通常のＭＯＳＦＥ
Ｔの製造工程に比較して複雑であり、製造工程の低コス
ト化が難しかった。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、製造工程の簡
略化を図り、低コストで製造することができる不揮発性
でかつ、情報を電気的に書き込みおよび消去可能な半導
体メモリセルを提供することにある。
たものであり、その目的とするところは、製造工程の簡
略化を図り、低コストで製造することができる不揮発性
でかつ、情報を電気的に書き込みおよび消去可能な半導
体メモリセルを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、セレクトトランジスタとなる第
１のＭＯＳＦＥＴと情報を記憶する第２のＭＯＳＦＥＴ
を直列に接続して、メモリセルを構成している。情報の
記憶は、メモリセルに設けられた第２のＭＯＳＦＥＴの
ゲート酸化膜中にキャリアを注入・捕獲させることによ
りしきい値電圧が変化し、電流−電圧特性が大きく変化
することを用いて半導体メモリセルを構成している。
に、本発明においては、セレクトトランジスタとなる第
１のＭＯＳＦＥＴと情報を記憶する第２のＭＯＳＦＥＴ
を直列に接続して、メモリセルを構成している。情報の
記憶は、メモリセルに設けられた第２のＭＯＳＦＥＴの
ゲート酸化膜中にキャリアを注入・捕獲させることによ
りしきい値電圧が変化し、電流−電圧特性が大きく変化
することを用いて半導体メモリセルを構成している。
【０００９】
【作用】上記構成において、この発明は、第１のＭＯＳ
ＦＥＴはセレクトトランジスタとして作用し、データを
選択的に書き込むまたは読み出す際にオンさせている。
また、第２のＭＯＳＦＥＴはデータの記憶素子として動
作する。以下にデータ記憶機能の具体的な動作について
説明する。
ＦＥＴはセレクトトランジスタとして作用し、データを
選択的に書き込むまたは読み出す際にオンさせている。
また、第２のＭＯＳＦＥＴはデータの記憶素子として動
作する。以下にデータ記憶機能の具体的な動作について
説明する。
【００１０】メモリセルに設けられた第１の導電型の基
板に作成された第２の導電型のＭＯＳＦＥＴのゲート酸
化膜中に設けられた第１の導電型のキャリア捕獲準位
に、第１の導電型のキャリアを捕獲させることにより情
報の記憶を行なう。ゲート酸化膜中へのキャリアの捕獲
は、ゲート電極とドレインがゲート酸化膜を挟んで相対
している領域でバンド間トンネルにより発生したキャリ
アを、シリコン−ゲート酸化膜界面に沿った横方向電界
で加速し、酸化膜中に注入を行なっている。この際、ゲ
ート酸化膜中へのキャリアのトラップによるしきい値電
圧の変調が大きい程、記憶された情報の読み出しが容易
となり、メモリ性能向上が図れる。しきい値電圧の変調
度を大きくするためには、図４に示すようにゲート酸化
膜中にトラップされる領域の長さがチャネルに占める割
合が１に近づければよい。図５にｎ型ＭＯＳＦＥＴにお
いて、ゲート酸化膜中に正孔を捕獲させる前後での、線
形領域でのＧｍとゲート長との関係を示す。これより、
正孔が酸化膜中にトラップされる領域の長さは、0.05μ
ｍとゲート長によらず一定であるため、素子のゲート長
が短い程キャリアの酸化膜中へのトラップによるしきい
値電圧に対する変調度が大きくなる。一方、素子のゲー
ト長が短くなると、スケーリング則に従って、ゲート酸
化膜厚を薄くしなければならない。このとき、ゲート電
極とドレインがゲート酸化膜を挟んで相対している領域
においてバンド間トンネルを生じさせ、そのキャリアを
ゲート酸化膜／シリコン界面に対して水平な電界で加速
して、酸化膜中のトラップに注入するには、第６図に示
す電界Ｅｙが約２.5MV/cm 、Ｅｘが１MV/cm 以上である
必要がある。垂直電界Ｅｙはゲート電極と、ドレインの
仕事関数の差をφmsとして、 Ｅｙ＝（Ｖｄ−Ｖｇ＋φms−１.2）／３・Ｔox （１） となる。ここでＴoxはゲート酸化膜厚を表わす。ゲート
酸化膜厚が薄い場合には、比較的小さなＶｄ−ＶｇでＥ
ｙは十分大きくなる。従って従来の構造のＭＯＳＦＥＴ
においては、Ｖｄが小さいために横方向電界Ｅｘが十分
に大きくならず、酸化膜中にキャリアを注入することが
できないという問題があった。
板に作成された第２の導電型のＭＯＳＦＥＴのゲート酸
化膜中に設けられた第１の導電型のキャリア捕獲準位
に、第１の導電型のキャリアを捕獲させることにより情
報の記憶を行なう。ゲート酸化膜中へのキャリアの捕獲
は、ゲート電極とドレインがゲート酸化膜を挟んで相対
している領域でバンド間トンネルにより発生したキャリ
アを、シリコン−ゲート酸化膜界面に沿った横方向電界
で加速し、酸化膜中に注入を行なっている。この際、ゲ
ート酸化膜中へのキャリアのトラップによるしきい値電
圧の変調が大きい程、記憶された情報の読み出しが容易
となり、メモリ性能向上が図れる。しきい値電圧の変調
度を大きくするためには、図４に示すようにゲート酸化
膜中にトラップされる領域の長さがチャネルに占める割
合が１に近づければよい。図５にｎ型ＭＯＳＦＥＴにお
いて、ゲート酸化膜中に正孔を捕獲させる前後での、線
形領域でのＧｍとゲート長との関係を示す。これより、
正孔が酸化膜中にトラップされる領域の長さは、0.05μ
ｍとゲート長によらず一定であるため、素子のゲート長
が短い程キャリアの酸化膜中へのトラップによるしきい
値電圧に対する変調度が大きくなる。一方、素子のゲー
ト長が短くなると、スケーリング則に従って、ゲート酸
化膜厚を薄くしなければならない。このとき、ゲート電
極とドレインがゲート酸化膜を挟んで相対している領域
においてバンド間トンネルを生じさせ、そのキャリアを
ゲート酸化膜／シリコン界面に対して水平な電界で加速
して、酸化膜中のトラップに注入するには、第６図に示
す電界Ｅｙが約２.5MV/cm 、Ｅｘが１MV/cm 以上である
必要がある。垂直電界Ｅｙはゲート電極と、ドレインの
仕事関数の差をφmsとして、 Ｅｙ＝（Ｖｄ−Ｖｇ＋φms−１.2）／３・Ｔox （１） となる。ここでＴoxはゲート酸化膜厚を表わす。ゲート
酸化膜厚が薄い場合には、比較的小さなＶｄ−ＶｇでＥ
ｙは十分大きくなる。従って従来の構造のＭＯＳＦＥＴ
においては、Ｖｄが小さいために横方向電界Ｅｘが十分
に大きくならず、酸化膜中にキャリアを注入することが
できないという問題があった。
【００１１】本発明では、ドレインとゲート電極がゲー
ト酸化膜を挟んで相対している部分のゲート電極の材料
がチャネル上部のゲート電極の材料と異なり、ｎ型チャ
ネルにおいてはφmsが小さな材料を用いるので、（１）
式よりゲート酸化膜厚が薄い場合でもＥｙを大きくする
ために、大きなドレイン電圧を印加する必要があり、横
方向電界Ｅｘも十分大きくなる。従って、例えばｎ型チ
ャネルＭＯＳＦＥＴでは、図３に示すような構造をとる
ことに依って、ゲート長の短いＭＯＳＦＥＴにおいてバ
ンド間トンネルによって生じたキャリアを横方向電界で
加速して、ゲート酸化膜中に捕獲させることができ、酸
化膜中にキャリアが捕獲されているか・否かにより、し
きい値電圧を大きく変調することができるようになる。
ト酸化膜を挟んで相対している部分のゲート電極の材料
がチャネル上部のゲート電極の材料と異なり、ｎ型チャ
ネルにおいてはφmsが小さな材料を用いるので、（１）
式よりゲート酸化膜厚が薄い場合でもＥｙを大きくする
ために、大きなドレイン電圧を印加する必要があり、横
方向電界Ｅｘも十分大きくなる。従って、例えばｎ型チ
ャネルＭＯＳＦＥＴでは、図３に示すような構造をとる
ことに依って、ゲート長の短いＭＯＳＦＥＴにおいてバ
ンド間トンネルによって生じたキャリアを横方向電界で
加速して、ゲート酸化膜中に捕獲させることができ、酸
化膜中にキャリアが捕獲されているか・否かにより、し
きい値電圧を大きく変調することができるようになる。
【００１２】以上のように、ゲート酸化膜中へのキャリ
アの捕獲により、ＭＯＳＦＥＴのしきい値電圧が低下す
るので、情報の読み出しは、あるゲート電圧における電
流駆動力の違いを利用して情報を読み出す。第２のＭＯ
ＳＦＥＴのゲートにバイアスを印加することにより、第
２のＭＯＳＦＥＴのゲート酸化膜中に捕獲されたキャリ
アを捕獲準位から放出させることにより消去させ、電気
的に書き込み、消去可能なメモリセルを実現している。
アの捕獲により、ＭＯＳＦＥＴのしきい値電圧が低下す
るので、情報の読み出しは、あるゲート電圧における電
流駆動力の違いを利用して情報を読み出す。第２のＭＯ
ＳＦＥＴのゲートにバイアスを印加することにより、第
２のＭＯＳＦＥＴのゲート酸化膜中に捕獲されたキャリ
アを捕獲準位から放出させることにより消去させ、電気
的に書き込み、消去可能なメモリセルを実現している。
【００１３】
【実施例】以下、ｎ型チャネルトランジスタを例にと
り、図面を用いてこの発明の実施例を説明する。
り、図面を用いてこの発明の実施例を説明する。
【００１４】図１はこの発明の一実施例に係わる不揮発
性メモリセルの構成を示している。メモリセル（ｉ，
ｊ）はビット線（ＢＬｊ）と基準電位の間に第１のＭＯ
ＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）が直列
に接続された構造になっている。ここで第１のＭＯＳＦ
ＥＴのゲート電極をワード線（ＷＬｉ）に、第２のＭＯ
ＳＦＥＴのゲート電極を第２ワード線（ＳＷＬｉ）とし
ている。第１のＭＯＳＦＥＴ（Ｍ１）はゲートトランジ
スタであり、第２のＭＯＳＦＥＴ（Ｍ２）が情報記憶素
子となっている。図２は本発明によるメモリセルを用い
てのメモリの構成図を示している。
性メモリセルの構成を示している。メモリセル（ｉ，
ｊ）はビット線（ＢＬｊ）と基準電位の間に第１のＭＯ
ＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）が直列
に接続された構造になっている。ここで第１のＭＯＳＦ
ＥＴのゲート電極をワード線（ＷＬｉ）に、第２のＭＯ
ＳＦＥＴのゲート電極を第２ワード線（ＳＷＬｉ）とし
ている。第１のＭＯＳＦＥＴ（Ｍ１）はゲートトランジ
スタであり、第２のＭＯＳＦＥＴ（Ｍ２）が情報記憶素
子となっている。図２は本発明によるメモリセルを用い
てのメモリの構成図を示している。
【００１５】図１の第２のＭＯＳＦＥＴ（Ｍ２）に必要
な機能である、ゲート酸化膜中にキャリアが注入される
ことによりしきい値電圧が大きく変化するという機能
は、キャリアが注入される領域長がゲート長に依らず0.
05μｍと一定であるので、ゲート長として０.1μｍ、若
しくはそれ以下の素子で実現される。ゲート長０.1μｍ
のＭＯＳＦＥＴは素子パラメータとして、例えば、Ｔox
＝４nm、Ｎsub ＝１×１０18cm-3、ｘｊ＝0.05μｍを用
いることに依って可能である。このようなパラメータを
もち、図３に示したように、ゲート電極がゲート酸化膜
を挟んでドレイント相対している領域におけるゲート電
極の仕事関数がチャネル部よりも大きいＭＯＳＦＥＴを
実現する工程断面図を第８図に示す。
な機能である、ゲート酸化膜中にキャリアが注入される
ことによりしきい値電圧が大きく変化するという機能
は、キャリアが注入される領域長がゲート長に依らず0.
05μｍと一定であるので、ゲート長として０.1μｍ、若
しくはそれ以下の素子で実現される。ゲート長０.1μｍ
のＭＯＳＦＥＴは素子パラメータとして、例えば、Ｔox
＝４nm、Ｎsub ＝１×１０18cm-3、ｘｊ＝0.05μｍを用
いることに依って可能である。このようなパラメータを
もち、図３に示したように、ゲート電極がゲート酸化膜
を挟んでドレイント相対している領域におけるゲート電
極の仕事関数がチャネル部よりも大きいＭＯＳＦＥＴを
実現する工程断面図を第８図に示す。
【００１６】図８（ａ）はｐ型シリコン基板８１上に、
不純物濃度１×１０18cm-3のｐ型ウェル８２をボロンの
イオン注入とそれに続く熱拡散工程で作成し、通常のｎ
型チャネルＭＯＳＦＥＴ作成工程を用いて素子分離領域
８３を形成した図を示す。続いて（ｂ）に示すようにこ
れを熱酸化することにより、ゲート酸化膜８４を例えば
４nm形成する。ゲート電極８５として多結晶シリコン膜
を堆積したのち多結晶シリコンボロン拡散を行なったの
ち、通常のＭＯＳＦＥＴ作成工程を用いてレジスト塗
布、露光、ＲＩＥドライエッチングによってゲート電極
を形成する。次にゲート電極をマスクとしてヒ素のイオ
ン注入を例えば加速電圧３０keV で５×１０15cm-2行な
いソース・ドレイン領域８６を形成する。（ｃ）に示す
ようにリンを１×１０20cm-3程度含んだ多結晶シリコン
を堆積したのち異方性ドライエッチングを施すことによ
り、ゲート電極側壁部にｐ型多結晶シリコン領域８７を
残す。（ｄ）に示すように、ＣＶＤシリコン酸化膜８８
を堆積し、ゲート電極、ソース・ドレイン領域に対して
コンタクトホールを開孔したのちアルミニウム８９で配
線を行なう。
不純物濃度１×１０18cm-3のｐ型ウェル８２をボロンの
イオン注入とそれに続く熱拡散工程で作成し、通常のｎ
型チャネルＭＯＳＦＥＴ作成工程を用いて素子分離領域
８３を形成した図を示す。続いて（ｂ）に示すようにこ
れを熱酸化することにより、ゲート酸化膜８４を例えば
４nm形成する。ゲート電極８５として多結晶シリコン膜
を堆積したのち多結晶シリコンボロン拡散を行なったの
ち、通常のＭＯＳＦＥＴ作成工程を用いてレジスト塗
布、露光、ＲＩＥドライエッチングによってゲート電極
を形成する。次にゲート電極をマスクとしてヒ素のイオ
ン注入を例えば加速電圧３０keV で５×１０15cm-2行な
いソース・ドレイン領域８６を形成する。（ｃ）に示す
ようにリンを１×１０20cm-3程度含んだ多結晶シリコン
を堆積したのち異方性ドライエッチングを施すことによ
り、ゲート電極側壁部にｐ型多結晶シリコン領域８７を
残す。（ｄ）に示すように、ＣＶＤシリコン酸化膜８８
を堆積し、ゲート電極、ソース・ドレイン領域に対して
コンタクトホールを開孔したのちアルミニウム８９で配
線を行なう。
【００１７】図８に示した方法で形成されたＭＯＳＦＥ
Ｔを第２のＭＯＳＦＥＴ（Ｍ２）として用いて図１に示
したメモリを構成した場合の回路の具体的動作を説明す
る。先ず、ゲート電極とドレインがゲート酸化膜を挟ん
で相対している領域でバンド間トンネルを生じさせ、こ
れらバンド間トンネルによって生じたキャリアを横方向
電界で加速して、ゲート酸化膜中に注入する方法につい
て説明する。ゲート電極にＶｇ＝−０.5Ｖを印加し、ド
レインにＶｄ＝４Ｖを印加すると、図３（ｂ）に示され
るように、チャネル部分には正孔が蓄積され、その領域
がドレイン部分に潜り込み、図３に示されるように空乏
層３３が形成され、ドレイン電圧が正孔が蓄積された領
域とドレイン領域との間に印加されるため、比較的低い
ドレイン電圧で横方向電界Ｅｘは十分に高くなる。一
方、ゲート電極とドレインがゲート酸化膜を挟んで相対
する領域での垂直電界Ｅｙは式（１）に示されるように
なり、ここでゲート電極がｎ型の多結晶シリコンである
ためφmsは約０ＶでＥｙは約２.5MV/cm となり、Ｅｘ、
Ｅｙともにバンド間トンネルを生じさせる条件並びに、
横方向電界でキャリアを加速して酸化膜中に注入する条
件を満足するようになる（図６）。
Ｔを第２のＭＯＳＦＥＴ（Ｍ２）として用いて図１に示
したメモリを構成した場合の回路の具体的動作を説明す
る。先ず、ゲート電極とドレインがゲート酸化膜を挟ん
で相対している領域でバンド間トンネルを生じさせ、こ
れらバンド間トンネルによって生じたキャリアを横方向
電界で加速して、ゲート酸化膜中に注入する方法につい
て説明する。ゲート電極にＶｇ＝−０.5Ｖを印加し、ド
レインにＶｄ＝４Ｖを印加すると、図３（ｂ）に示され
るように、チャネル部分には正孔が蓄積され、その領域
がドレイン部分に潜り込み、図３に示されるように空乏
層３３が形成され、ドレイン電圧が正孔が蓄積された領
域とドレイン領域との間に印加されるため、比較的低い
ドレイン電圧で横方向電界Ｅｘは十分に高くなる。一
方、ゲート電極とドレインがゲート酸化膜を挟んで相対
する領域での垂直電界Ｅｙは式（１）に示されるように
なり、ここでゲート電極がｎ型の多結晶シリコンである
ためφmsは約０ＶでＥｙは約２.5MV/cm となり、Ｅｘ、
Ｅｙともにバンド間トンネルを生じさせる条件並びに、
横方向電界でキャリアを加速して酸化膜中に注入する条
件を満足するようになる（図６）。
【００１８】このように第２のＭＯＳＦＥＴ（Ｍ２）と
して、チャネル長が０.1μｍのＭＯＳＦＥＴを用い、ソ
ース（Ｓ２）を接地し、ゲートに負バイアスＶｇ＝−
０.5Ｖを印加してドレイン（Ｄ２）に４Ｖを印加するこ
とにより、ゲートとドレインのオーバーラップ領域にお
いてバンド間トンネルを生じさせ、それに依って発生し
た正孔を酸化膜中に捕獲させる方法を用いて酸化膜中に
正孔を捕獲せしめることができる。図４に上記方法で正
孔をゲート酸化膜中に中入・捕獲させた場合の素子の断
面模式図を示す。このように、正孔が酸化膜中に捕獲さ
れた領域の長さがチャネル長に占める割合が大きいため
に、正孔を酸化膜中に捕獲させることにより、トランジ
タのしきい値電圧を大きく変調することが可能となる。
して、チャネル長が０.1μｍのＭＯＳＦＥＴを用い、ソ
ース（Ｓ２）を接地し、ゲートに負バイアスＶｇ＝−
０.5Ｖを印加してドレイン（Ｄ２）に４Ｖを印加するこ
とにより、ゲートとドレインのオーバーラップ領域にお
いてバンド間トンネルを生じさせ、それに依って発生し
た正孔を酸化膜中に捕獲させる方法を用いて酸化膜中に
正孔を捕獲せしめることができる。図４に上記方法で正
孔をゲート酸化膜中に中入・捕獲させた場合の素子の断
面模式図を示す。このように、正孔が酸化膜中に捕獲さ
れた領域の長さがチャネル長に占める割合が大きいため
に、正孔を酸化膜中に捕獲させることにより、トランジ
タのしきい値電圧を大きく変調することが可能となる。
【００１９】次に情報の消去方法について示す。消去動
作については、ゲートに正バイアス、例えば５Ｖを印加
することにより酸化膜中に捕獲された正孔を容易に捕獲
準位から放出させることができる。
作については、ゲートに正バイアス、例えば５Ｖを印加
することにより酸化膜中に捕獲された正孔を容易に捕獲
準位から放出させることができる。
【００２０】図７に第１図のメモリセルを用いて、デー
タの書き込み、消去及び読み出し動作を行なう際の制御
信号を示す。図７（ａ）は書き込み動作に対応してい
る。書き込みを行なうセル（ｉ，ｊ）に対応する第２ワ
ード線（ＳＷＬｉ）の電位を例えば０.5Ｖから−０.5Ｖ
に変化させる。これとほぼ同じタイミングでワード線
（ＷＬｉ）の電位を例えば０から４Ｖまで変化させ、セ
レクトゲートをオンさせる。次にビット線（ＢＬｊ）を
例えば０から４Ｖまで変化させる。このとき第２のＭＯ
ＳＦＥＴ（Ｍ２）においてゲート電圧が第２ワード線で
−０.5Ｖに、ドレイン電圧がビット線で４Ｖになってい
るものについてのみ、ゲート電極とドレインがゲート酸
化膜を挟んで相対している領域にてバンド間トンネル電
流が流れ、かつ横方向電界でバンド間トンネルによって
生じた正孔が加速され酸化膜中に注入され、正孔捕獲準
位に捕獲される。この動作により、セル（ｉ，ｊ）の第
２ＭＯＳＦＥＴ（Ｍ２）のみに選択的にゲート酸化膜中
に正孔を捕獲させることが可能となる。
タの書き込み、消去及び読み出し動作を行なう際の制御
信号を示す。図７（ａ）は書き込み動作に対応してい
る。書き込みを行なうセル（ｉ，ｊ）に対応する第２ワ
ード線（ＳＷＬｉ）の電位を例えば０.5Ｖから−０.5Ｖ
に変化させる。これとほぼ同じタイミングでワード線
（ＷＬｉ）の電位を例えば０から４Ｖまで変化させ、セ
レクトゲートをオンさせる。次にビット線（ＢＬｊ）を
例えば０から４Ｖまで変化させる。このとき第２のＭＯ
ＳＦＥＴ（Ｍ２）においてゲート電圧が第２ワード線で
−０.5Ｖに、ドレイン電圧がビット線で４Ｖになってい
るものについてのみ、ゲート電極とドレインがゲート酸
化膜を挟んで相対している領域にてバンド間トンネル電
流が流れ、かつ横方向電界でバンド間トンネルによって
生じた正孔が加速され酸化膜中に注入され、正孔捕獲準
位に捕獲される。この動作により、セル（ｉ，ｊ）の第
２ＭＯＳＦＥＴ（Ｍ２）のみに選択的にゲート酸化膜中
に正孔を捕獲させることが可能となる。
【００２１】次に図７（ｂ）で消去動作について示す。
第２のＭＯＳＦＥＴ（Ｍ２）の酸化膜中に捕獲された正
孔を捕獲準位から放出させるためには、ソース・ドレイ
ン・基板のバイアスを共通にして、ゲートに正のバイア
ス、例えば５Ｖを印加すればよい。（ｂ）ではワード線
（ＷＬｉ）の電位を、例えば０から４Ｖに変化させセレ
クトゲートトランジスタ（Ｍ１）をオンさせ、そののち
第２ワード線（ＳＷＬｉ）の電位を０から４Ｖに変化さ
せる。この動作により第２ワード線（ＳＷＬｉ）に接続
されているメモリセルのデータを一括して消去すること
が可能となる。
第２のＭＯＳＦＥＴ（Ｍ２）の酸化膜中に捕獲された正
孔を捕獲準位から放出させるためには、ソース・ドレイ
ン・基板のバイアスを共通にして、ゲートに正のバイア
ス、例えば５Ｖを印加すればよい。（ｂ）ではワード線
（ＷＬｉ）の電位を、例えば０から４Ｖに変化させセレ
クトゲートトランジスタ（Ｍ１）をオンさせ、そののち
第２ワード線（ＳＷＬｉ）の電位を０から４Ｖに変化さ
せる。この動作により第２ワード線（ＳＷＬｉ）に接続
されているメモリセルのデータを一括して消去すること
が可能となる。
【００２２】次に図７（ｃ）を用いてデータの読み出し
動作について説明する。セル（ｉ，ｊ）のデータを読み
出す際には、先ずビット線（ＢＬｊ）を例えば５Ｖにプ
リチャージする。次に第２ワード線（ＳＷＬｉ）の電位
を例えば０から正孔が捕獲されていないトランジスタの
しきい値Ｖthまで変化させる。それに引続き、ワード線
（ＷＬｉ）の電位を例えば０から４Ｖまで変化させる。
これによりセル（ｉ，ｊ）の第２ＭＯＳＦＥＴの酸化膜
中に正孔が捕獲されている場合には大きな電流でビット
線の電位を引き下げるが、正孔が捕獲されていない場合
には、より小さな電流でビット線の電位を引き下げるた
め、第２のＭＯＳＦＥＴのゲート酸化膜中に正孔が捕獲
されているか否かにより、ビット線の電位の変化の仕方
が大きく異なり、ある時間経過した後、センスアンプに
て増幅することによりメモリの内容を識別できる。また
この動作において、第２のＭＯＳＦＥＴのゲート酸化膜
中に捕獲された正孔はその捕獲準位から放出されないた
め、非破壊でデータを読み出すことができる。
動作について説明する。セル（ｉ，ｊ）のデータを読み
出す際には、先ずビット線（ＢＬｊ）を例えば５Ｖにプ
リチャージする。次に第２ワード線（ＳＷＬｉ）の電位
を例えば０から正孔が捕獲されていないトランジスタの
しきい値Ｖthまで変化させる。それに引続き、ワード線
（ＷＬｉ）の電位を例えば０から４Ｖまで変化させる。
これによりセル（ｉ，ｊ）の第２ＭＯＳＦＥＴの酸化膜
中に正孔が捕獲されている場合には大きな電流でビット
線の電位を引き下げるが、正孔が捕獲されていない場合
には、より小さな電流でビット線の電位を引き下げるた
め、第２のＭＯＳＦＥＴのゲート酸化膜中に正孔が捕獲
されているか否かにより、ビット線の電位の変化の仕方
が大きく異なり、ある時間経過した後、センスアンプに
て増幅することによりメモリの内容を識別できる。また
この動作において、第２のＭＯＳＦＥＴのゲート酸化膜
中に捕獲された正孔はその捕獲準位から放出されないた
め、非破壊でデータを読み出すことができる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、通常のＭＯＳＦＥＴの製造工程で作成されるＭＯＳ
ＦＥＴのみを用いて、不揮発性メモリセルを構成するこ
とができるため、製造工程の低コスト化に寄与すること
ができる電気的に書き込み、読み出し、消去可能な不揮
発性メモリセルを提供することができる。
ば、通常のＭＯＳＦＥＴの製造工程で作成されるＭＯＳ
ＦＥＴのみを用いて、不揮発性メモリセルを構成するこ
とができるため、製造工程の低コスト化に寄与すること
ができる電気的に書き込み、読み出し、消去可能な不揮
発性メモリセルを提供することができる。
【図１】 この発明の一実施例に係わる不揮発性メモリ
セルの構造を示す回路図。
セルの構造を示す回路図。
【図２】 図１のメモリセルを用いて不揮発性メモリを
構成した場合の回路のブロック図。
構成した場合の回路のブロック図。
【図３】 図１における情報を記憶するＭＯＳＦＥＴ
（Ｍ２）の断面模式図をｎ型チャネルトランジスタを例
にとって示した図。
（Ｍ２）の断面模式図をｎ型チャネルトランジスタを例
にとって示した図。
【図４】 図３のＭＯＳＦＥＴのゲート酸化膜中に正孔
を注入した場合の断面模式図。
を注入した場合の断面模式図。
【図５】 ＭＯＳＦＥＴのゲート酸化膜中の正孔捕獲準
位に正孔を捕獲させた場合と捕獲させていない場合のＭ
ＯＳＦＥＴの線形領域における相互コンダクタンスＧｍ
の最大値の逆数をゲート長に対して実測した結果を示す
図。
位に正孔を捕獲させた場合と捕獲させていない場合のＭ
ＯＳＦＥＴの線形領域における相互コンダクタンスＧｍ
の最大値の逆数をゲート長に対して実測した結果を示す
図。
【図６】 電界を示す図。
【図７】 図１に示すメモリセルの書き込み、消去、読
み出し動作を示す動作波形図。
み出し動作を示す動作波形図。
【図８】 図１の第２のＭＯＳＦＥＴを形成するための
工程模式図。
工程模式図。
【図９】 従来のＥＥＰＲＯＭにおけるフローティング
ゲートを有するメモリセルの動作を示す図。
ゲートを有するメモリセルの動作を示す図。
【図１０】 従来のＥＥＰＲＯＭにおけるメモリセルの
製造工程を示す図。
製造工程を示す図。
３１…ｐ+ ゲート電極， ３２…ｎ+ ゲート電極， ３３…空乏層， ４１…ｐ+ ゲート電極， ４２…ｎ+ ゲート電極， ８１…ｐ型シリコン基板， ８２…ｐ型ウェル， ８３…素子分離領域， ８４…ゲート酸化膜， ８５…ｐ+ 多結晶ゲート電極， ８６…ソース・ドレイン， ８７…ｎ+ 多結晶ゲート電極， ８８…ＣＶＤシリコン酸化膜， ８９…アルミニウム配線， ９１…ｐ型シリコン基板， ９２…ｎ型高濃度拡散層， ９３…フローティングゲート， ９４…コントロールゲート， １０１…ｐ型シリコン基板， １０２…シリコン酸化膜， １０３…レジスト， １０４…高濃度拡散層（ｎ+ ）， １０５…ゲート酸化膜， １０６…トンネルゲート酸化膜， １０７…フローティングゲート電極， １０８…シリコン酸化膜， １０９…コントロールゲート電極。
Claims (1)
- 【請求項１】 電気的に書き込み、消去が可能な不揮発
性半導体メモリセルにおいて、第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴがそれぞれ拡散領域の一方を共通にし
てビット線と基準電位との間に直列に接続された回路構
成を有し、その第２のＭＯＳＦＥＴのゲート酸化膜中に
キャリアを捕獲、または放出させることにより情報を記
憶し、前記メモリセル中の第２のＭＯＳＦＥＴにおい
て、ゲート電極とドレイン領域がゲート酸化膜を挟んで
相対して配置された構造を有し、ゲート電極として、チ
ャネル上のゲート電極の仕事関数とドレイン上のゲート
電極の仕事関数が異なることを特徴とし、第２のＭＯＳ
ＦＥＴがｎ型チャネルの場合には、ドレイン上のゲート
電極の仕事関数がチャネル上のそれよりも小さく、第２
のＭＯＳＦＥＴがｐ型チャネルの場合にはドレイン上の
ゲート電極の仕事関数がチャネル上のそれよりも大きい
ことを特徴とするＭＯＳＦＥＴを用いた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264216A JPH05110037A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264216A JPH05110037A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110037A true JPH05110037A (ja) | 1993-04-30 |
Family
ID=17400110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264216A Pending JPH05110037A (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
-
1991
- 1991-10-14 JP JP3264216A patent/JPH05110037A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081653B2 (en) | 2001-12-14 | 2006-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having mis-type transistors |
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
| US8278701B2 (en) | 2006-12-19 | 2012-10-02 | Nec Corporation | Nonvolatile memory device |
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