JPH05110204A - 半導体レ−ザの製造方法 - Google Patents
半導体レ−ザの製造方法Info
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- JPH05110204A JPH05110204A JP17720291A JP17720291A JPH05110204A JP H05110204 A JPH05110204 A JP H05110204A JP 17720291 A JP17720291 A JP 17720291A JP 17720291 A JP17720291 A JP 17720291A JP H05110204 A JPH05110204 A JP H05110204A
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- Semiconductor Lasers (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 良品特性歩留りが大幅に改善できる半導体レ
ーザの製造方法を提供すること。 【構成】 電流狭窄を形成する際のマスクとして、Ｓｉ
Ｎｘ膜５とＳｉＯ2膜５１との２種類の膜を用い、活性
層幅の制御が容易なドライエッチング法を採用し、か
つ、電流狭窄構造を平坦にし、各層厚さの均一性に優れ
ているＭＯＶＰＥ法を採用する点に特徴を有する。 【効果】 発光部位の幅の制御性を向上させることがで
き、また、各層厚の均一性を向上させることができ、そ
の結果、良品特性歩留りを大幅に改善できる効果が生ず
る。
ーザの製造方法を提供すること。 【構成】 電流狭窄を形成する際のマスクとして、Ｓｉ
Ｎｘ膜５とＳｉＯ2膜５１との２種類の膜を用い、活性
層幅の制御が容易なドライエッチング法を採用し、か
つ、電流狭窄構造を平坦にし、各層厚さの均一性に優れ
ているＭＯＶＰＥ法を採用する点に特徴を有する。 【効果】 発光部位の幅の制御性を向上させることがで
き、また、各層厚の均一性を向上させることができ、そ
の結果、良品特性歩留りを大幅に改善できる効果が生ず
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザの製造方
法に関し、特に、良品特性歩留りが大幅に改善できる半
導体レーザの製造方法に関する。
法に関し、特に、良品特性歩留りが大幅に改善できる半
導体レーザの製造方法に関する。
【０００２】
【従来の技術】光ファイバ通信の普及により、その光源
である半導体レーザの需要が増大している。それに伴
い、半導体レーザの量産技術も確立されつつある。とこ
ろで、半導体レーザは、電気パワーを光パワーに変換す
る特殊なデバイスであるため、そのウエハ製造工程は、
高い均一性が要求される。
である半導体レーザの需要が増大している。それに伴
い、半導体レーザの量産技術も確立されつつある。とこ
ろで、半導体レーザは、電気パワーを光パワーに変換す
る特殊なデバイスであるため、そのウエハ製造工程は、
高い均一性が要求される。
【０００３】図２に基づいて、従来の半導体レーザの製
造工程を説明すると、図２は、工程ａ〜工程ｅからなる
従来例の半導体レーザウエハの製造工程を示す縦断面図
である。１．３μｍ帯の波長の半導体レーザウエハの場
合、まず、ｎ−ＩｎＰ基板１上に、ＬＰＥ法により、ｎ
−ＩｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３、ｐ−
ＩｎＰクラッド層４よりなるダブルヘテロ構造を形成す
る（工程ａ）。その上に、電流狭窄構造を形成するた
め、レジスト５２を選択マスクとして使用し（工程
ｂ）、ウエットエッチ法により、ＩｎＧａＡｓＰ活性層
３を含む上記ダブルヘテロ層よりも深くエッチングする
（工程ｃ）。そして、ｐ−ＩｎＰブロック層６及びｎ−
ＩｎＰブロック層７を形成した後（工程ｄ）、その上
に、ｐ−ＩｎＰキャップ層８及びｐ−ＩｎＧａＡｓＰキ
ャップ層９を形成させて（工程ｅ）、半導体レーザウエ
ハを製造している。
造工程を説明すると、図２は、工程ａ〜工程ｅからなる
従来例の半導体レーザウエハの製造工程を示す縦断面図
である。１．３μｍ帯の波長の半導体レーザウエハの場
合、まず、ｎ−ＩｎＰ基板１上に、ＬＰＥ法により、ｎ
−ＩｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３、ｐ−
ＩｎＰクラッド層４よりなるダブルヘテロ構造を形成す
る（工程ａ）。その上に、電流狭窄構造を形成するた
め、レジスト５２を選択マスクとして使用し（工程
ｂ）、ウエットエッチ法により、ＩｎＧａＡｓＰ活性層
３を含む上記ダブルヘテロ層よりも深くエッチングする
（工程ｃ）。そして、ｐ−ＩｎＰブロック層６及びｎ−
ＩｎＰブロック層７を形成した後（工程ｄ）、その上
に、ｐ−ＩｎＰキャップ層８及びｐ−ＩｎＧａＡｓＰキ
ャップ層９を形成させて（工程ｅ）、半導体レーザウエ
ハを製造している。
【０００４】
【発明が解決しようとする課題】ところで、従来の上記
半導体レーザウエハの製造工程においては、電流狭窄構
造を形成する際、エッチング手段としてウエットエッチ
法を採用しており、かつ、レジストマスクを使用してい
るため、エッチングの形状制御が困難であり、活性層幅
のコントロールが非常に困難である欠点を有している。
更に、上記従来法では、ＬＰＥ法を用いて結晶成長を行
っているため、均一性が非常に悪く、特性良品歩留が３
０％程度であり、これが限界であるという問題点を有し
ている。
半導体レーザウエハの製造工程においては、電流狭窄構
造を形成する際、エッチング手段としてウエットエッチ
法を採用しており、かつ、レジストマスクを使用してい
るため、エッチングの形状制御が困難であり、活性層幅
のコントロールが非常に困難である欠点を有している。
更に、上記従来法では、ＬＰＥ法を用いて結晶成長を行
っているため、均一性が非常に悪く、特性良品歩留が３
０％程度であり、これが限界であるという問題点を有し
ている。
【０００５】また、厚さの均一性を向上させるために、
ＭＯＶＰＥ法の採用が有効であることが知られているけ
れども、前記した従来の製造工程では、電流狭窄の溝が
円形であるため、ＭＯＶＰＥ法によっては、その溝を埋
めることができず、この埋め込み成長に適用することが
できないものである。
ＭＯＶＰＥ法の採用が有効であることが知られているけ
れども、前記した従来の製造工程では、電流狭窄の溝が
円形であるため、ＭＯＶＰＥ法によっては、その溝を埋
めることができず、この埋め込み成長に適用することが
できないものである。
【０００６】即ち、従来の上記構造においては、電流狭
窄構造のための溝が円形であり、そのため、埋め込み層
形成時にＬＰＥ法しか使用できず、その結果、層厚の制
御性が悪く、また、該溝をエッチングする際、レジスト
を用いているため、活性層幅の制御性が良くない欠点を
有している。
窄構造のための溝が円形であり、そのため、埋め込み層
形成時にＬＰＥ法しか使用できず、その結果、層厚の制
御性が悪く、また、該溝をエッチングする際、レジスト
を用いているため、活性層幅の制御性が良くない欠点を
有している。
【０００７】そこで、本発明は、上記欠点、問題点を解
消する半導体レーザの製造方法を提供することを目的と
し、詳細には、電流狭窄を形成するマスクとして、Ｓｉ
Ｎｘ膜及びＳｉＯ2膜を使用し、また、各層厚さの均一
性に優れているＭＯＶＰＥ法を用いて特性良品歩留が大
幅に改善できる半導体レーザの製造方法を提供すること
を目的とする。
消する半導体レーザの製造方法を提供することを目的と
し、詳細には、電流狭窄を形成するマスクとして、Ｓｉ
Ｎｘ膜及びＳｉＯ2膜を使用し、また、各層厚さの均一
性に優れているＭＯＶＰＥ法を用いて特性良品歩留が大
幅に改善できる半導体レーザの製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】そして、本発明は、上記
目的を達成するため、電流狭窄を形成する際のマスクと
して、ＳｉＮｘ膜とＳｉＯ2膜との２種類の膜を用い、
活性層幅の制御が容易なドライエッチング法を採用し、
かつ、電流狭窄構造を平坦にし、各層厚さの均一性に優
れているＭＯＶＰＥ法を採用する点に特徴を有するもの
である。
目的を達成するため、電流狭窄を形成する際のマスクと
して、ＳｉＮｘ膜とＳｉＯ2膜との２種類の膜を用い、
活性層幅の制御が容易なドライエッチング法を採用し、
かつ、電流狭窄構造を平坦にし、各層厚さの均一性に優
れているＭＯＶＰＥ法を採用する点に特徴を有するもの
である。
【０００９】即ち、本発明は、半導体レーザの製造工程
において、(A) ＩｎＰ基板上に発光領域となるＩｎＧａ
ＡｓＰ活性層を含むＩｎＧａＡｓＰ及びＩｎＰのダブル
ヘテロ層を形成する工程、(B) 表面にＳｉＮｘ膜を形成
する工程、(C) 該ＳｉＮｘ膜をストライプ状に選択エッ
チングする工程、(D) その後ＳｉＯ2膜を形成する工
程、(E) 上記ＳｉＮｘとＳｉＯ2膜との二重層部分から
なる選択マスクを選択エッチングで形成する工程、(F)
上記選択マスクを用いて、ＲＩＢＥ法により、前記ダブ
ルヘテロ層及び活性層よりも深く、かつ、短形に残すエ
ッチングを行う工程、(G) ＳｉＯ2膜を除去し、ＳｉＮ
ｘマスクを残したままＭＯＶＰＥ法によりダブルヘテロ
層の垂直な側面をＩｎＰ層で埋め込む工程、(H) ＳｉＮ
ｘマスクを除去して電極用キャップ層を成長する工程、
を含むことを特徴とする半導体レーザの製造方法であ
る。
において、(A) ＩｎＰ基板上に発光領域となるＩｎＧａ
ＡｓＰ活性層を含むＩｎＧａＡｓＰ及びＩｎＰのダブル
ヘテロ層を形成する工程、(B) 表面にＳｉＮｘ膜を形成
する工程、(C) 該ＳｉＮｘ膜をストライプ状に選択エッ
チングする工程、(D) その後ＳｉＯ2膜を形成する工
程、(E) 上記ＳｉＮｘとＳｉＯ2膜との二重層部分から
なる選択マスクを選択エッチングで形成する工程、(F)
上記選択マスクを用いて、ＲＩＢＥ法により、前記ダブ
ルヘテロ層及び活性層よりも深く、かつ、短形に残すエ
ッチングを行う工程、(G) ＳｉＯ2膜を除去し、ＳｉＮ
ｘマスクを残したままＭＯＶＰＥ法によりダブルヘテロ
層の垂直な側面をＩｎＰ層で埋め込む工程、(H) ＳｉＮ
ｘマスクを除去して電極用キャップ層を成長する工程、
を含むことを特徴とする半導体レーザの製造方法であ
る。
【００１０】
【作用】本発明は、上記したとおり、電流狭窄を形成す
るマスクとして、ＳｉＮｘ膜とＳｉＯ2膜との２種類の
膜を用い、ＲＩＢＥ法によって発光部を形成するもので
あり、これによって、発行部位の幅の制御性を向上する
作用が生ずる。また、本発明は、埋め込み成長における
結晶成長法において、ＭＯＶＰＥ法を採用するものであ
り、これによって、各層厚の均一性を向上させる作用が
生ずるものである。
るマスクとして、ＳｉＮｘ膜とＳｉＯ2膜との２種類の
膜を用い、ＲＩＢＥ法によって発光部を形成するもので
あり、これによって、発行部位の幅の制御性を向上する
作用が生ずる。また、本発明は、埋め込み成長における
結晶成長法において、ＭＯＶＰＥ法を採用するものであ
り、これによって、各層厚の均一性を向上させる作用が
生ずるものである。
【００１１】
【実施例】以下、本発明を図１に基づいて詳細に説明す
る。図１は、本発明の実施例である半導体レーザウエハ
の製造工程を示す縦断面図であって、工程Ａ〜工程Ｆか
らなる図である。
る。図１は、本発明の実施例である半導体レーザウエハ
の製造工程を示す縦断面図であって、工程Ａ〜工程Ｆか
らなる図である。
【００１２】まず、図１の工程Ａに示すように、ｎ−Ｉ
ｎＰ基板１上に、ｎ−ＩｎＰバッファ層２、ＩｎＧａＡ
ｓＰ活性層３及びｐ−ＩｎＰクラッド層４よりなるダブ
ルヘテロ構造を形成する。その上に、工程Ｂに示すよう
に、ＳｉＮｘ膜５を形成し、次いで、工程Ｃに示すよう
に、該ＳｉＮｘ膜５をストライブ状に選択してエッチン
グした後、この上にＳｉＯ2膜５１を形成する。そし
て、このＳｉＮｘ膜５とＳｉＯ2膜５１の二重部分とＳ
ｉＯ2膜５１の単層部分とからなる選択マスクを形成す
る。
ｎＰ基板１上に、ｎ−ＩｎＰバッファ層２、ＩｎＧａＡ
ｓＰ活性層３及びｐ−ＩｎＰクラッド層４よりなるダブ
ルヘテロ構造を形成する。その上に、工程Ｂに示すよう
に、ＳｉＮｘ膜５を形成し、次いで、工程Ｃに示すよう
に、該ＳｉＮｘ膜５をストライブ状に選択してエッチン
グした後、この上にＳｉＯ2膜５１を形成する。そし
て、このＳｉＮｘ膜５とＳｉＯ2膜５１の二重部分とＳ
ｉＯ2膜５１の単層部分とからなる選択マスクを形成す
る。
【００１３】次に、工程Ｄに示すように、ＲＩＢＥ法に
より、ＳｉＮｘ膜５及びＳｉＯ2膜５１を選択マスクと
し、ＩｎＧａＡｓＰ活性層３よりも深く、かつ、短形状
にエッチングして発光部位を形成する。その上に、工程
Ｅに示すように、ＭＯＶＰＥ法によりｐ−ＩｎＰブロッ
ク層６及びｎ−ＩｎＰブロック層７を形成する。この
際、選択エッチングを行い、ＳｉＯ2膜５１を除去し、
ＳｉＮｘ膜５のマスクを残したままであり、そして、こ
のマスク上部には、ｐ−ＩｎＰブロック層６及びｎ−Ｉ
ｎＰブロック層７を形成させない。次に、工程Ｆに示す
ように、ＳｉＮｘ膜５のマスクを除去し、その上に、ｐ
−ＩｎＰキャップ層８及びｐ−ＩｎＧａＡｓＰキャップ
層９をＭＯＶＰＥ法により形成する。
より、ＳｉＮｘ膜５及びＳｉＯ2膜５１を選択マスクと
し、ＩｎＧａＡｓＰ活性層３よりも深く、かつ、短形状
にエッチングして発光部位を形成する。その上に、工程
Ｅに示すように、ＭＯＶＰＥ法によりｐ−ＩｎＰブロッ
ク層６及びｎ−ＩｎＰブロック層７を形成する。この
際、選択エッチングを行い、ＳｉＯ2膜５１を除去し、
ＳｉＮｘ膜５のマスクを残したままであり、そして、こ
のマスク上部には、ｐ−ＩｎＰブロック層６及びｎ−Ｉ
ｎＰブロック層７を形成させない。次に、工程Ｆに示す
ように、ＳｉＮｘ膜５のマスクを除去し、その上に、ｐ
−ＩｎＰキャップ層８及びｐ−ＩｎＧａＡｓＰキャップ
層９をＭＯＶＰＥ法により形成する。
【００１４】上記のように形成した半導体レーザウエハ
内は、当然ながらチップ内においても、発光部幅が均一
に制御され、かつ、埋め込み成長もＭＯＶＰＥ法で均一
な厚さに制御されているため、特性のばらつきが非常に
小さく、良品特性歩留りが５０％程度の良好な結果が得
られた。
内は、当然ながらチップ内においても、発光部幅が均一
に制御され、かつ、埋め込み成長もＭＯＶＰＥ法で均一
な厚さに制御されているため、特性のばらつきが非常に
小さく、良品特性歩留りが５０％程度の良好な結果が得
られた。
【００１５】
【発明の効果】本発明は、以上詳記したとおり、半導体
レーザウエハにおいて、選択エッチングが可能なＳｉＮ
ｘ膜及びＳｉＯ2膜を選択マスクとして施し、ＲＩＢＥ
法によって発光部を形成するものであり、これによっ
て、発光部位の幅の制御性を向上させることができ、ま
た、埋め込み成長における結晶成長法において、ＭＯＶ
ＰＥ法を採用するものであり、これによって、各層厚の
均一性を向上させることができ、その結果、良品特性歩
留りを大幅に改善できる顕著な効果が生ずる。
レーザウエハにおいて、選択エッチングが可能なＳｉＮ
ｘ膜及びＳｉＯ2膜を選択マスクとして施し、ＲＩＢＥ
法によって発光部を形成するものであり、これによっ
て、発光部位の幅の制御性を向上させることができ、ま
た、埋め込み成長における結晶成長法において、ＭＯＶ
ＰＥ法を採用するものであり、これによって、各層厚の
均一性を向上させることができ、その結果、良品特性歩
留りを大幅に改善できる顕著な効果が生ずる。
【図１】本発明の実施例である半導体レーザウエハの製
造工程を示す縦断面図であって、工程Ａ〜工程Ｆからな
る図である。
造工程を示す縦断面図であって、工程Ａ〜工程Ｆからな
る図である。
【図２】従来例である半導体レーザウエハの製造工程を
示す縦断面図であって、工程ａ〜工程ｅからなる図であ
る。
示す縦断面図であって、工程ａ〜工程ｅからなる図であ
る。
１ ｎ−ＩｎＰ基板 ２ ｎ−ＩｎＰバッファ層 ３ ＩｎＧａＡｓＰ活性層 ４ ｐ−ＩｎＰクラッド層 ５ ＳｉＮｘ膜 ５１ ＳｉＯ2膜 ５２ レジスト ６ ｐ−ＩｎＰブロック層 ７ ｎ−ＩｎＰブロック層 ８ ｐ−ＩｎＰキャップ層 ９ ｐ−ＩｎＧａＡｓＰキャップ層
【手続補正書】
【提出日】平成４年９月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】実施例である半導体レーザウエハの製造工程Ａ
〜Ｃの工程順縦断面図。
〜Ｃの工程順縦断面図。
【図２】図１に続く製造工程Ｄ〜Ｆの工程順縦断面図。
【図３】従来例の半導体レーザウエハの製造工程ａ〜ｃ
の工程順縦断面図。
の工程順縦断面図。
【図４】図３に続く製造工程ｄ〜ｅの工程順縦断面図。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
Claims (1)
- 【請求項１】 半導体レーザの製造工程において、 (A) ＩｎＰ基板上に発光領域となるＩｎＧａＡｓＰ活性
層を含むＩｎＧａＡｓＰ及びＩｎＰのダブルヘテロ層を
形成する工程、 (B) 表面にＳｉＮｘ膜を形成する工程、 (C) 該ＳｉＮｘ膜をストライプ状に選択エッチングする
工程、 (D) その後ＳｉＯ2膜を形成する工程、 (E) 上記ＳｉＮｘとＳｉＯ2膜との二重層部分からなる
選択マスクを選択エッチングで 形成する工程、 (F) 上記選択マスクを用いて、ＲＩＢＥ法により、前記
ダブルヘテロ層及び活性層よりも深く、かつ、短形に残
すエッチングを行う工程、 (G) ＳｉＯ2膜を除去し、ＳｉＮｘマスクを残したまま
ＭＯＶＰＥ法によりダブルヘテロ層の垂直な側面をＩｎ
Ｐ層で埋め込む工程、 (H) ＳｉＮｘマスクを除去して電極用キャップ層を成長
する工程、を含むことを特徴とする半導体レーザの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720291A JPH05110204A (ja) | 1991-06-21 | 1991-06-21 | 半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720291A JPH05110204A (ja) | 1991-06-21 | 1991-06-21 | 半導体レ−ザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110204A true JPH05110204A (ja) | 1993-04-30 |
Family
ID=16026963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17720291A Pending JPH05110204A (ja) | 1991-06-21 | 1991-06-21 | 半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110204A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206177A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Ltd | 光半導体装置の製造方法 |
-
1991
- 1991-06-21 JP JP17720291A patent/JPH05110204A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206177A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Ltd | 光半導体装置の製造方法 |
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