JPS6028097A - ダイナミツク型メモリのリフレツシユ方法 - Google Patents
ダイナミツク型メモリのリフレツシユ方法Info
- Publication number
- JPS6028097A JPS6028097A JP58134740A JP13474083A JPS6028097A JP S6028097 A JPS6028097 A JP S6028097A JP 58134740 A JP58134740 A JP 58134740A JP 13474083 A JP13474083 A JP 13474083A JP S6028097 A JPS6028097 A JP S6028097A
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- JP
- Japan
- Prior art keywords
- signal
- decoder
- memory
- processor
- output
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は例えばダイナミック型メモリを含む信号処理
システムにおいて高速の信号処理を必要とする場合等に
用いて好適なダイナミック型メモリのリフレッシュ方法
に関する。
システムにおいて高速の信号処理を必要とする場合等に
用いて好適なダイナミック型メモリのリフレッシュ方法
に関する。
背景技術とその問題点
−ｆｆＫマイクロコンピュータシステムの如き信号処理
システム等においては、主メモリにいわゆる千尋体メモ
リを用いることは慣用とされている。
システム等においては、主メモリにいわゆる千尋体メモ
リを用いることは慣用とされている。
この場合、半導体の特質を生かした集積度の高いダイナ
ミック型メモリを用いる場合が多く、又、その方がコス
トの面からいわゆるスタティック型メモリを用いるより
もはるかに有利であるからである。ところが、このダイ
ナミック型メモリは、一定時間で記憶内容が消失してし
まう欠点があるために、電源が入っている間でも記憶内
容をパルスを通してたえず再生しておかなければならな
い。
ミック型メモリを用いる場合が多く、又、その方がコス
トの面からいわゆるスタティック型メモリを用いるより
もはるかに有利であるからである。ところが、このダイ
ナミック型メモリは、一定時間で記憶内容が消失してし
まう欠点があるために、電源が入っている間でも記憶内
容をパルスを通してたえず再生しておかなければならな
い。
つまりその記憶内容のリフレッシュを行なうことが必要
である。
である。
第１図は従来のダイナミック型メモリのリフレッシュ方
法を行なう場合の一例を示すもので、同図において、（
１）はプロセッサ（ＣＰＵ） 、（２＋はこのプロセッ
サ＋１１に付随したダイナミック型メモＩＪ 例えばダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
言う）である。プロセッサ（１）とＤ ＲＡＭ（２）の
間にこのＤＲＡＭ（２１をアクセスするためのアドレス
線ＡＯ〜Ａｎが設けられ、これらの内のアドレスＨＡＯ
〜Ａ５がリフレッシュ用として使用され、残りのアドレ
ス＠）、ｅ〜Ａｎはこの場合リフレッシユには直接関係
せず、ＤＲＡＭ（２）のメモリセルな選択する際に用い
られる。又、（３１はリフレッシュに用いられるセレク
ト信号線、（４）はプロセッサ（１１とＤＲＡＭ（２１
を結ぶデータバスである。
法を行なう場合の一例を示すもので、同図において、（
１）はプロセッサ（ＣＰＵ） 、（２＋はこのプロセッ
サ＋１１に付随したダイナミック型メモＩＪ 例えばダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
言う）である。プロセッサ（１）とＤ ＲＡＭ（２）の
間にこのＤＲＡＭ（２１をアクセスするためのアドレス
線ＡＯ〜Ａｎが設けられ、これらの内のアドレスＨＡＯ
〜Ａ５がリフレッシュ用として使用され、残りのアドレ
ス＠）、ｅ〜Ａｎはこの場合リフレッシユには直接関係
せず、ＤＲＡＭ（２）のメモリセルな選択する際に用い
られる。又、（３１はリフレッシュに用いられるセレク
ト信号線、（４）はプロセッサ（１１とＤＲＡＭ（２１
を結ぶデータバスである。
そして寮際にリフレッシュを行なうには、図示せずも外
部タイマ装餘を用いて所定時間毎にプロセッサ（ＩＩに
割込みをかける。この割込みは最優先であり、プロセッ
サ（１）がこの割込みを受けつけて所定時間毎に命令を
実行する。この命令の実行によってアドレス線Ａｏ〜Ａ
５が走査され、ダイナミック型メモリ即ちＤＲＡＭ（２
）の全メモリセルのリフレッシュが行なわれる。
部タイマ装餘を用いて所定時間毎にプロセッサ（ＩＩに
割込みをかける。この割込みは最優先であり、プロセッ
サ（１）がこの割込みを受けつけて所定時間毎に命令を
実行する。この命令の実行によってアドレス線Ａｏ〜Ａ
５が走査され、ダイナミック型メモリ即ちＤＲＡＭ（２
）の全メモリセルのリフレッシュが行なわれる。
ところが、この様なリフレッシュ方法の場合、所定時間
毎に割込みをかけてリフレッシュを行なうようにしてい
るので、その時間中はプロセッサを待機状態にする必要
があり、従ってそれだけ信号処理速度が低下するという
欠点がある。又、プロセッサにＤＲＡＭをリフレッシュ
する専用の命令を設ける必要が有り、更にプログラムを
作る場合にいちいちＤＲＡＭのリフレッシュ専用の命令
な考発明の目的 この発明は斯る点に鑑み、ダイナミック型メモリノ記憶
内容をリフレッシュする際に何等プロセッサに待機状態
をもたせることなく又、専用のりフレッシュ命令を設け
る必要のない構成簡単にして高速の信号処理が可能なダ
イナミック型メモリのリフレッシュ方法を提供するもの
である。
毎に割込みをかけてリフレッシュを行なうようにしてい
るので、その時間中はプロセッサを待機状態にする必要
があり、従ってそれだけ信号処理速度が低下するという
欠点がある。又、プロセッサにＤＲＡＭをリフレッシュ
する専用の命令を設ける必要が有り、更にプログラムを
作る場合にいちいちＤＲＡＭのリフレッシュ専用の命令
な考発明の目的 この発明は斯る点に鑑み、ダイナミック型メモリノ記憶
内容をリフレッシュする際に何等プロセッサに待機状態
をもたせることなく又、専用のりフレッシュ命令を設け
る必要のない構成簡単にして高速の信号処理が可能なダ
イナミック型メモリのリフレッシュ方法を提供するもの
である。
発明の概要
この発明では、プロセッサによってアドレスされるダイ
ナミック型メモリの記憶内容を、このダイナミック型メ
モリ以外をプロセッサでアドレスしている時間にリフレ
ッシュするようにしたもので、これによって信号処理の
速度を向上することができると共にプログラムを作る際
の便宜を図ることができる。
ナミック型メモリの記憶内容を、このダイナミック型メ
モリ以外をプロセッサでアドレスしている時間にリフレ
ッシュするようにしたもので、これによって信号処理の
速度を向上することができると共にプログラムを作る際
の便宜を図ることができる。
実施例
以下、この発明の一実施例を第２図及び第３図に基づい
て詳しく説明する。
て詳しく説明する。
第２図はこの発明を適用した信号処理システムの一例を
示すもので、同図においてａυはプロセッサ（ＣＰＵ）
、Ｑ２１はリードオンリイメモリ（以下、ＦＬＯＭと云
う）、ＯＪはＤＲＡＭ、（１４１は入出力回路、０９は
デコーダ部であって、このデコーダ部（１９は、例えば
第１のデコーダ（１５ａ）と第２のデコーダ（１５ｂ）
とからなる。これらのデコーダ（１５ａ）及び（１５ｂ
）としては例えばテキサスインスツルメント社製の７４
ＬＳＩ３８型のＩＣが使用される。デコーダ（１５ａ）
及び（１５ｂ）にはプロセッサ（ＩＩ）からの所定数例
えば２３ビツトのアドレス信号のうち例えば上位１０ビ
ツトのアドレス信号が供給されるようになされており、
更に実際にはこの上位１０ビツトのうち下位６ビツトが
２分されて３ビツトずつがデコーダ（１５８）及び（１
５ｂ）のアドレス信号として使用される。デコータ゛（
１５ａ）においては供給された３ビツトのアドレス信号
により出力端子Ｔ１及びＴ２が選択され、結果としてＤ
ＲＡＪ３をイナープルするか或いはＤＲＡＭ（へ）以外
のものをイナープルするかが選択される。例えばアドレ
ス信号が（ｏｏｏ）のとぎはデコーダ（１５ａ）の出力
端子Ｔ１が選択され、この出力端子ＴＩよりＤＲＡＭ（
１３）をイナープルするための信号が出力され、一方ア
ドレス信号が（００１）の時は出力端子Ｔ２が選択され
、この出力端子Ｔ２より実質的にＤＲＡＭ（１３）以外
をイナープルするための信号が出力される。そしてこの
出力端子Ｔ２からの出力信号は第２のデコーダ（１５ｂ
）の入力端子工に供給されるようになされている。又、
この出力端子Ｔ２からの出力信号が１）ＲＡＭ（１３に
対するリフレッシュ用の信号として使用される。
示すもので、同図においてａυはプロセッサ（ＣＰＵ）
、Ｑ２１はリードオンリイメモリ（以下、ＦＬＯＭと云
う）、ＯＪはＤＲＡＭ、（１４１は入出力回路、０９は
デコーダ部であって、このデコーダ部（１９は、例えば
第１のデコーダ（１５ａ）と第２のデコーダ（１５ｂ）
とからなる。これらのデコーダ（１５ａ）及び（１５ｂ
）としては例えばテキサスインスツルメント社製の７４
ＬＳＩ３８型のＩＣが使用される。デコーダ（１５ａ）
及び（１５ｂ）にはプロセッサ（ＩＩ）からの所定数例
えば２３ビツトのアドレス信号のうち例えば上位１０ビ
ツトのアドレス信号が供給されるようになされており、
更に実際にはこの上位１０ビツトのうち下位６ビツトが
２分されて３ビツトずつがデコーダ（１５８）及び（１
５ｂ）のアドレス信号として使用される。デコータ゛（
１５ａ）においては供給された３ビツトのアドレス信号
により出力端子Ｔ１及びＴ２が選択され、結果としてＤ
ＲＡＪ３をイナープルするか或いはＤＲＡＭ（へ）以外
のものをイナープルするかが選択される。例えばアドレ
ス信号が（ｏｏｏ）のとぎはデコーダ（１５ａ）の出力
端子Ｔ１が選択され、この出力端子ＴＩよりＤＲＡＭ（
１３）をイナープルするための信号が出力され、一方ア
ドレス信号が（００１）の時は出力端子Ｔ２が選択され
、この出力端子Ｔ２より実質的にＤＲＡＭ（１３）以外
をイナープルするための信号が出力される。そしてこの
出力端子Ｔ２からの出力信号は第２のデコーダ（１５ｂ
）の入力端子工に供給されるようになされている。又、
この出力端子Ｔ２からの出力信号が１）ＲＡＭ（１３に
対するリフレッシュ用の信号として使用される。
デコーダ（１５ｂ）は入力端子工のレベルが例えばハイ
レベルのときにはその出力端子Ｔｌ〜Ｔ３を全てハイレ
ベルとして非アクチブ状態にあるも、口その他の必要な
回路（図示せず）をイナープルするための信号を出力す
るようにしている。この出力端子Ｔ１〜Ｔ３の選択もプ
ロセッサ（１１）からの３ビツトのアドレス信号を用い
て行なわれる。すなわち、例えばアドレス信号が［１１
１）のときは出力端子Ｔ１が選択され、この出力端子Ｔ
１からの出力信号により入出力回路Ｏａがイナープルさ
れ、アドレス信号が［１１０） 、 （１０１１、［：
１００）のいずれかのときは出力端子Ｔ２が選択され、
この出力端子Ｔ２からの出力信号によりその他の必要な
回路がイーナーブルされ、アドレス信号が（０００）の
ときは出力端子Ｔ３が選択され、この出力端子Ｔ３から
の出力信号によりＲＯＭ（１２１がイナニプルされる。
レベルのときにはその出力端子Ｔｌ〜Ｔ３を全てハイレ
ベルとして非アクチブ状態にあるも、口その他の必要な
回路（図示せず）をイナープルするための信号を出力す
るようにしている。この出力端子Ｔ１〜Ｔ３の選択もプ
ロセッサ（１１）からの３ビツトのアドレス信号を用い
て行なわれる。すなわち、例えばアドレス信号が［１１
１）のときは出力端子Ｔ１が選択され、この出力端子Ｔ
１からの出力信号により入出力回路Ｏａがイナープルさ
れ、アドレス信号が［１１０） 、 （１０１１、［：
１００）のいずれかのときは出力端子Ｔ２が選択され、
この出力端子Ｔ２からの出力信号によりその他の必要な
回路がイーナーブルされ、アドレス信号が（０００）の
ときは出力端子Ｔ３が選択され、この出力端子Ｔ３から
の出力信号によりＲＯＭ（１２１がイナニプルされる。
そして、これらＲＯＭＱ３等がイナープルされる、つま
りアドレスされる時点で、ＤＲＡＭ（１３）も同時にリ
フレッシュされる。
りアドレスされる時点で、ＤＲＡＭ（１３）も同時にリ
フレッシュされる。
次に、この第２図の回路動作を、Ｍ３図の信号波形を参
照しながら説明する。
照しながら説明する。
今、プロセッサＱｌｌには、第３図Ａに示す様なりロッ
ク信号が順次供給されており例えばＳＯ〜Ｓ７までの８
個のクロックを用いて１つのメモリアクセスができるよ
うになされている。そしてプロセッサ（１１）からは第
３図Ｂに示す様なアドレス信号（２３ビツト）が出力さ
れる。しかしこのアドレス信号の内クロックＳＯに対応
する最初の数ビットは不安定であるので、この部分は使
用しないようにするために、第３図Ｃに示す様なアドレ
スストローブ信号がデコーダ（１５ａ）のアドレススト
ローブ端子Ａ８に供給され、これによって安定したアド
レス信号がデコーダ部（１四に供給されているかを確認
するようにしている。そしてその安定状態が確認される
と（第３図Ｃにおけるアドレスストローブ信号のローレ
ベル状態）、デコーダ（１５ａ）及び（１ｓｂ）が動作
し、第３図りに示す様な出力信号を発生し、この出力信
号のローレベルの期間が実質的に上述した様なイナープ
ル信号或いはリフレッシュ信号として使用される。つま
りデコーダ（１５ａ）の出力端子Ｔ１が選択されている
時には、この出力端子Ｔ１からの出力信号のローレベル
のＮＪ ｒｒ＝”）にＤＲＡＭ（１３がイナープルされ
、一方デコーダの入力端子■のレベルがローレベルとな
るので、プロセラ！■からのアドレス信号によりデコー
ダ（１５ｂ）の出力端子Ｔ１〜Ｔ３のいずれかが選択さ
れ、各出力端子より出力される第３図りに示すような出
力信号（正確にはデコーダ（１５ａ）の出力信号より若
干遅れている）のローレベル期間に、上述の如く夫々Ｒ
ＯＭ（１Ｂ、入出力回路（１４）或いはその他の必要な
回路がイナープルされる。これと同時にデ。
ク信号が順次供給されており例えばＳＯ〜Ｓ７までの８
個のクロックを用いて１つのメモリアクセスができるよ
うになされている。そしてプロセッサ（１１）からは第
３図Ｂに示す様なアドレス信号（２３ビツト）が出力さ
れる。しかしこのアドレス信号の内クロックＳＯに対応
する最初の数ビットは不安定であるので、この部分は使
用しないようにするために、第３図Ｃに示す様なアドレ
スストローブ信号がデコーダ（１５ａ）のアドレススト
ローブ端子Ａ８に供給され、これによって安定したアド
レス信号がデコーダ部（１四に供給されているかを確認
するようにしている。そしてその安定状態が確認される
と（第３図Ｃにおけるアドレスストローブ信号のローレ
ベル状態）、デコーダ（１５ａ）及び（１ｓｂ）が動作
し、第３図りに示す様な出力信号を発生し、この出力信
号のローレベルの期間が実質的に上述した様なイナープ
ル信号或いはリフレッシュ信号として使用される。つま
りデコーダ（１５ａ）の出力端子Ｔ１が選択されている
時には、この出力端子Ｔ１からの出力信号のローレベル
のＮＪ ｒｒ＝”）にＤＲＡＭ（１３がイナープルされ
、一方デコーダの入力端子■のレベルがローレベルとな
るので、プロセラ！■からのアドレス信号によりデコー
ダ（１５ｂ）の出力端子Ｔ１〜Ｔ３のいずれかが選択さ
れ、各出力端子より出力される第３図りに示すような出
力信号（正確にはデコーダ（１５ａ）の出力信号より若
干遅れている）のローレベル期間に、上述の如く夫々Ｒ
ＯＭ（１Ｂ、入出力回路（１４）或いはその他の必要な
回路がイナープルされる。これと同時にデ。
コーグ（１５ａ）の出力端子Ｔ２からの出力信号により
ＤＲＡＭ（ｔ！１１がリフレッシュされる。
ＤＲＡＭ（ｔ！１１がリフレッシュされる。
この様にして本実施例ではＤＲＡＭ（１３１以外のもの
をアドレスしてイナープルする際にそのＤＲＡＭ（１３
１自体の記憶内容をリフレッシュすることができる。
をアドレスしてイナープルする際にそのＤＲＡＭ（１３
１自体の記憶内容をリフレッシュすることができる。
なお、上述の実施例ではデコーダ（１５ａ）の出力端子
Ｔ２からの出力信号によりＤＲＡＭ（１３７の記憶内容
をリフレッシュするようにする、つまり、ＲＯＭ０２の
イネーブル信号を含むＤＲＡＭ（１３１以外の回路に送
出されるイネーブル信号によりリフレッシュするように
したが、単にｌ（ＯＭＱ３のイネーブル信号のみでＤＲ
ＡＭＱ３）の記憶内容をリフレッシュするようにしても
よい。
Ｔ２からの出力信号によりＤＲＡＭ（１３７の記憶内容
をリフレッシュするようにする、つまり、ＲＯＭ０２の
イネーブル信号を含むＤＲＡＭ（１３１以外の回路に送
出されるイネーブル信号によりリフレッシュするように
したが、単にｌ（ＯＭＱ３のイネーブル信号のみでＤＲ
ＡＭＱ３）の記憶内容をリフレッシュするようにしても
よい。
応用例
尚、上述の実施例ではダイナミック型メモリとしてＤＲ
ＡＭを使用した場合を例にとり説明したが、自動的にリ
フレッシュできるメモリであれば、その他のものにも同
様に適用可能である。
ＡＭを使用した場合を例にとり説明したが、自動的にリ
フレッシュできるメモリであれば、その他のものにも同
様に適用可能である。
発明の効果
上述のとと（この発明によれば、プロセッサでダイナミ
ック型メモリ以外をアドレスしている時間にそのダイナ
ミック型メモリの記憶内容をリフレッシュするようにし
たので、リフレッシュするために何等マイクロプロセッ
サの方に待機状態をもたせる必要がなくなり、もって信
号処理の速度を向上することができる。又、リフレッシ
ュする際に従来のごとき′刷込み等の時間を考幼する必
要がないのでプ四グラムの作製が容易である。更に従来
に比し、処理速度が向上するため、多くの仕事を１つの
マイクロプロセッサで行うことが可能となる。
ック型メモリ以外をアドレスしている時間にそのダイナ
ミック型メモリの記憶内容をリフレッシュするようにし
たので、リフレッシュするために何等マイクロプロセッ
サの方に待機状態をもたせる必要がなくなり、もって信
号処理の速度を向上することができる。又、リフレッシ
ュする際に従来のごとき′刷込み等の時間を考幼する必
要がないのでプ四グラムの作製が容易である。更に従来
に比し、処理速度が向上するため、多くの仕事を１つの
マイクロプロセッサで行うことが可能となる。
第１図は従来例の一例を示すプ日ツク図、第２図はこの
発明の一実施例を示すブロック図、第３図は第２図の動
作説明に供するため信号波形図である。 ０υはプロセッサ（ＣＰＵ）、（１２１はリードオンリ
イメモリ（ＲＯＭ ） 、Ｑ３）はダイナミック型ラン
ダムアクセスメモリ（ＤＲＡＭ）、α力は入出力回路、
’＋１５１はデコーダ部である。 第３図 ）
発明の一実施例を示すブロック図、第３図は第２図の動
作説明に供するため信号波形図である。 ０υはプロセッサ（ＣＰＵ）、（１２１はリードオンリ
イメモリ（ＲＯＭ ） 、Ｑ３）はダイナミック型ラン
ダムアクセスメモリ（ＤＲＡＭ）、α力は入出力回路、
’＋１５１はデコーダ部である。 第３図 ）
Claims (1)
- プロセッサによってアドレスされるダイナミック型メモ
リのリフレッシュ方法において、上記プロセッサで上記
ダイナミック型メモリ以外をアドレスしている時間に林
ダイナミック型メモリの記憶内容をリフレッシュするよ
うにしたことを特徴とするダイナミック型メモリのリフ
レッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134740A JPS6028097A (ja) | 1983-07-22 | 1983-07-22 | ダイナミツク型メモリのリフレツシユ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134740A JPS6028097A (ja) | 1983-07-22 | 1983-07-22 | ダイナミツク型メモリのリフレツシユ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028097A true JPS6028097A (ja) | 1985-02-13 |
Family
ID=15135472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134740A Pending JPS6028097A (ja) | 1983-07-22 | 1983-07-22 | ダイナミツク型メモリのリフレツシユ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215199U (ja) * | 1985-07-09 | 1987-01-29 | ||
| JPS63304498A (ja) * | 1987-06-04 | 1988-12-12 | Kyocera Corp | Ｄ−ｒａｍのリフレッシュ制御方式 |
-
1983
- 1983-07-22 JP JP58134740A patent/JPS6028097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215199U (ja) * | 1985-07-09 | 1987-01-29 | ||
| JPS63304498A (ja) * | 1987-06-04 | 1988-12-12 | Kyocera Corp | Ｄ−ｒａｍのリフレッシュ制御方式 |
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