JPS60134948A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60134948A JPS60134948A JP58241947A JP24194783A JPS60134948A JP S60134948 A JPS60134948 A JP S60134948A JP 58241947 A JP58241947 A JP 58241947A JP 24194783 A JP24194783 A JP 24194783A JP S60134948 A JPS60134948 A JP S60134948A
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer
- registered
- directory
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバッファ記憶装置と、そのディレクトリをもつ
データ処理装置に関する。
データ処理装置に関する。
〔発明の詳細な
説明の前に略号を定義する。
ｌＰ：命令処理装置
ＢＳ：バッファ記憶装置
ＳＣニジステム制御装置
ＭＳ：主記憶装置
ＩｏＰ ：入出力処理装置
従来から、高速なデータ処理を行うシステムでは、ＩＰ
内にＢＳをもち、ＭＳ上のアクセス頻度の高いデータの
一部をＢＳに格納し、ＢＳのアクセスの速さを利用して
、性能の向上を計っている。
内にＢＳをもち、ＭＳ上のアクセス頻度の高いデータの
一部をＢＳに格納し、ＢＳのアクセスの速さを利用して
、性能の向上を計っている。
さらに発展した方式としてＭ１図に示すごとく、Ｂ Ｓ
２．６を内蔵した複数（Ｄ Ｉ Ｐ １．５をＳＣ９
に接続するマルチプロセッサ構成のシステム（ＳＣ９に
はＭＳ１２、ｌ０１１Ｃ１，１１も接続されている。）
の中には、性能向上を目的として、ＳＣ９内に、Ｉ Ｐ
１．２内の第１のバッファ・ディレクトリ３．７のそ
れぞれの写しとして第２のバッファ・ディレクトリ４．
８をもつシステムがある。
２．６を内蔵した複数（Ｄ Ｉ Ｐ １．５をＳＣ９
に接続するマルチプロセッサ構成のシステム（ＳＣ９に
はＭＳ１２、ｌ０１１Ｃ１，１１も接続されている。）
の中には、性能向上を目的として、ＳＣ９内に、Ｉ Ｐ
１．２内の第１のバッファ・ディレクトリ３．７のそ
れぞれの写しとして第２のバッファ・ディレクトリ４．
８をもつシステムがある。
このシステム全体は、ＩＰ内の第１のバッファ・ブイレ
フ） ＩＪとＳＣ内のその写しの第２のバッファ・ディ
レクトリの内容を同時に変更し、内容を常に一致するよ
うに制御する方式である。
フ） ＩＪとＳＣ内のその写しの第２のバッファ・ディ
レクトリの内容を同時に変更し、内容を常に一致するよ
うに制御する方式である。
この基本的な考え方は特公昭５４−４０１８２号公報に
開示されている。
開示されている。
この方式では、各ＩＰのＢＳに目的とするデータが登録
でれているかどうかが、ペアのバッファ・ディレクトリ
のどちらか一方を検索するだけでわかり、一方のバッフ
ァ・ブイレフ） ＩＪの内容を変更した場合、他のバッ
ファ・ディレクトリの内容を一致させる処理は、置いて
きぼり処理とするととができるという長所がある。
でれているかどうかが、ペアのバッファ・ディレクトリ
のどちらか一方を検索するだけでわかり、一方のバッフ
ァ・ブイレフ） ＩＪの内容を変更した場合、他のバッ
ファ・ディレクトリの内容を一致させる処理は、置いて
きぼり処理とするととができるという長所がある。
こうして容易に性能を向上させることができる。・しか
しこの方式では、論理的にはあ１２えないが、プログラ
ム・バグ、その他予期しないことによって、ＩＰの第１
のバッファ・ディレクトリとＳＣの第２のバッファ・デ
ィレクトリの内容が不一致となった場合、誤りたデータ
がシステム全体に転送され、しかもこのことがすぐには
分からないため、重大な障害が発生する可能性があると
いう問題があった。
しこの方式では、論理的にはあ１２えないが、プログラ
ム・バグ、その他予期しないことによって、ＩＰの第１
のバッファ・ディレクトリとＳＣの第２のバッファ・デ
ィレクトリの内容が不一致となった場合、誤りたデータ
がシステム全体に転送され、しかもこのことがすぐには
分からないため、重大な障害が発生する可能性があると
いう問題があった。
本発明の目的は第１、第２のバッファ・ディレクトリの
内容の不一致を早期にみいだすデータ処理装置を提供す
ることにある。
内容の不一致を早期にみいだすデータ処理装置を提供す
ることにある。
本発明は、バッファ記憶装置に主記憶装置のデータを新
しく登録する場合もしくは無効にする場合、一方のディ
レクトリの内容を確認して一方のディレクトリへのアド
レスの登録もしくは無効にすると共に、他方のディレク
トリに該アドレスが登録されているか否かを確認して他
方のディレクトリへのアドレスの登録もしくは無効にす
る。
しく登録する場合もしくは無効にする場合、一方のディ
レクトリの内容を確認して一方のディレクトリへのアド
レスの登録もしくは無効にすると共に、他方のディレク
トリに該アドレスが登録されているか否かを確認して他
方のディレクトリへのアドレスの登録もしくは無効にす
る。
以下、本発明の実施例を図面を参照して詳細に説明する
０ 第１図においてＩＰｌ 、５に内蔵されるＢＳはそれぞ
れＢＳ２．６であり、ＢＳ２の第１のバッファ・ディレ
クトリはＢＡＡ３であり、これの写しである第２のバッ
フγ・ディレクトリけＦＡＡ４−’Ｃ’あル。同様にＩ
Ｐ ５（７）Ｂ ＳはＢＳ６であり、ＢＳ６の第１の
バッファ・ディレクトリはＢＡＡ ７であり、第２のバ
ッファ・ディレクトリはＦＡＡ８である。ＦＡＡ４、Ｆ
ＡＡ８はＳＣ９内に存在する０８ＣＫはｌ０Ｐ１０゜Ｉ
Ｏ’Ｐ １１とＭＳ１２が接続されている。
０ 第１図においてＩＰｌ 、５に内蔵されるＢＳはそれぞ
れＢＳ２．６であり、ＢＳ２の第１のバッファ・ディレ
クトリはＢＡＡ３であり、これの写しである第２のバッ
フγ・ディレクトリけＦＡＡ４−’Ｃ’あル。同様にＩ
Ｐ ５（７）Ｂ ＳはＢＳ６であり、ＢＳ６の第１の
バッファ・ディレクトリはＢＡＡ ７であり、第２のバ
ッファ・ディレクトリはＦＡＡ８である。ＦＡＡ４、Ｆ
ＡＡ８はＳＣ９内に存在する０８ＣＫはｌ０Ｐ１０゜Ｉ
Ｏ’Ｐ １１とＭＳ１２が接続されている。
第２図は本発明の一実施例の詳細を示す回路図である。
第２図は第１図のＳＣ９とＩＰｌの関係を説明する図で
ある。第２図の関係はＩＰはＳＣ９とＩＰ５の関係に置
き換えてもよい。
ある。第２図の関係はＩＰはＳＣ９とＩＰ５の関係に置
き換えてもよい。
本実施例のシステムはストア・スル一方式である。
ＩＰが命令またはオペランドのを読出す場合フェッチ要
求をＢＳ（図示せず）に出す。フェッチアドレスはアド
レスレジスタ２２にセットされＢＡＡ５５が検索される
。ＢＡＡ内にアドレスが登録されていない場合（ｎｏｔ
ｉｎ ＢＳ ）、ＭＳ（図示せず）から目的とするデ
ータを含むデータ・ブロックを転送し、ＢＳに登録する
と同時にＢＡＡ３、ＦＡＡ４に登録する。
求をＢＳ（図示せず）に出す。フェッチアドレスはアド
レスレジスタ２２にセットされＢＡＡ５５が検索される
。ＢＡＡ内にアドレスが登録されていない場合（ｎｏｔ
ｉｎ ＢＳ ）、ＭＳ（図示せず）から目的とするデ
ータを含むデータ・ブロックを転送し、ＢＳに登録する
と同時にＢＡＡ３、ＦＡＡ４に登録する。
本発明においては、次の順序でＦＡＡとＢＡＡの内容の
一致をチェックする。
一致をチェックする。
ＢＡＡ３内にフェッチを要求するアドレスが登録されて
いない場合、ＳＣ９側にアドレスを転送し、アドレスレ
ジスタ２５にアドレスをセットする。
いない場合、ＳＣ９側にアドレスを転送し、アドレスレ
ジスタ２５にアドレスをセットする。
こノアドレスレジスタの下位アドレスハＦＡＡ４のカラ
ム・アドレスとなり、上位アドレスはＦＡＡ４からの読
み出しデータと比較器２６で比較される。このカラムア
ドレスで全ロウ、同時に読み出し、このアドレスがＦＡ
ＡＪ内に登録されていないことを確認する。このアドレ
スがＦＡＡ４に登録されていなければ、各比較回路２６
の出力をオアゲート２７でオアするとその出力は電０１
になるはずである。オアゲート２７の出力が°１１の場
合、このアドレスがＦＡＡ４に登録されていることを示
し、このアドレスがＢＡＡには登録されていないが、Ｆ
ＡＡには登録されていることになる。
ム・アドレスとなり、上位アドレスはＦＡＡ４からの読
み出しデータと比較器２６で比較される。このカラムア
ドレスで全ロウ、同時に読み出し、このアドレスがＦＡ
ＡＪ内に登録されていないことを確認する。このアドレ
スがＦＡＡ４に登録されていなければ、各比較回路２６
の出力をオアゲート２７でオアするとその出力は電０１
になるはずである。オアゲート２７の出力が°１１の場
合、このアドレスがＦＡＡ４に登録されていることを示
し、このアドレスがＢＡＡには登録されていないが、Ｆ
ＡＡには登録されていることになる。
オアゲートの出力が１１＋の場合、マシンチェック検出
回路２８は不一致チェック時まであることにより、誤動
作があったと判定し、マシンチェック処理を指示し、Ｆ
ＡＡ４へのアドレスの登録を中止させる。
回路２８は不一致チェック時まであることにより、誤動
作があったと判定し、マシンチェック処理を指示し、Ｆ
ＡＡ４へのアドレスの登録を中止させる。
ＩｏＰもしくは他ＩＰがＭＳにデータをストアする場合
、まずＦＡＡを検索し、ストアアドレスが登録されてい
るか否かを調べる。アドレスレジスタ２５にセットされ
たＩＯＰ、他ＩＰからのストアアドレスがＦＡＡ４に登
録されている場合ＦＡＡ４の該尚カラムを無効化し、さ
らにＩＰにアドレスを転送し、ＢＡＡろに登録されてい
るアドレスを無効化する必要がある。
、まずＦＡＡを検索し、ストアアドレスが登録されてい
るか否かを調べる。アドレスレジスタ２５にセットされ
たＩＯＰ、他ＩＰからのストアアドレスがＦＡＡ４に登
録されている場合ＦＡＡ４の該尚カラムを無効化し、さ
らにＩＰにアドレスを転送し、ＢＡＡろに登録されてい
るアドレスを無効化する必要がある。
本発明では次の順序でＦＡＡとＢＡＡの内容の一致をチ
ェックする。
ェックする。
ＢＡＡ５の登録アドレスの無効化を実施する場合、スト
アアドレスをＳＣのアドレスレジス２５から、ＩＰのア
ドレスレジスタ２２に転送し、セットする。
アアドレスをＳＣのアドレスレジス２５から、ＩＰのア
ドレスレジスタ２２に転送し、セットする。
前記のケースと同様、アドレスレジスタ２２の下位アド
レスをＢＡＡ３のカラム・アドレスとして、全ロウ同時
に読み出す０前記のケース。
レスをＢＡＡ３のカラム・アドレスとして、全ロウ同時
に読み出す０前記のケース。
と同様に、このアドレスがＢＡＡに登録されていること
を確認する。２９は比較回路であり、５０はオアゲート
である。オアゲートの出力が１０１の場合、このアドレ
スがＦＡＡには登録されているが、ＢＡＡに登録されて
いないことを示している。オアゲート５０の出力がＩＱ
＋の場合、マシンチェック検出回路５１は不一致チェッ
ク時であることにより、誤動作があったと判定し、マシ
ンチェック処理を指示し、ＢＡＡ５のアドレスの無効化
を中止させる。
を確認する。２９は比較回路であり、５０はオアゲート
である。オアゲートの出力が１０１の場合、このアドレ
スがＦＡＡには登録されているが、ＢＡＡに登録されて
いないことを示している。オアゲート５０の出力がＩＱ
＋の場合、マシンチェック検出回路５１は不一致チェッ
ク時であることにより、誤動作があったと判定し、マシ
ンチェック処理を指示し、ＢＡＡ５のアドレスの無効化
を中止させる。
本発明によれば、バッファ・ディレクトリに新しくアド
レスを登録するとき、もしくはバッファ・ディレクトリ
に登録されたアドレスを無効化するときに、第１、第２
のバッファ・ディ ゛レフトリの内容が一致しているこ
とを確認し、不一致が生じた場合には、直ちにマシンチ
ェックとすることにより、システムの信頼性を向上させ
ることが可能となる。
レスを登録するとき、もしくはバッファ・ディレクトリ
に登録されたアドレスを無効化するときに、第１、第２
のバッファ・ディ ゛レフトリの内容が一致しているこ
とを確認し、不一致が生じた場合には、直ちにマシンチ
ェックとすることにより、システムの信頼性を向上させ
ることが可能となる。
第１図はシステム構成を示すブロック図、第２図は本発
明の一実施例を示す回路図である。 １および５・・・ＩＰ（命令処理装置）、２および６・
・ＢＳ（バッファ記憶装置）、３および７・・・ＢＡＡ
（バッファ・ディレクトリ）４および８・・・ＦＡＡ
（バッファ・ディレクトリ）９・・・ＳＣ（システム制
御装置）、 １０および１１ エ０Ｐ０（入出力処理装Ｒ）、１２・
・・ＭＳ（主記憶装置）０
明の一実施例を示す回路図である。 １および５・・・ＩＰ（命令処理装置）、２および６・
・ＢＳ（バッファ記憶装置）、３および７・・・ＢＡＡ
（バッファ・ディレクトリ）４および８・・・ＦＡＡ
（バッファ・ディレクトリ）９・・・ＳＣ（システム制
御装置）、 １０および１１ エ０Ｐ０（入出力処理装Ｒ）、１２・
・・ＭＳ（主記憶装置）０
Claims (1)
- 【特許請求の範囲】 主記憶装置と、該主記憶装置の一部のデータを保持する
バッファ記憶装置と、互いに同一内容であり、上記バッ
ファ記憶装置に保持されたデータのアドレスを保持する
第１および第２の。 バッファ・ディレクトリとを有し、バッファ記憶装置に
主記憶装置のデータを新しく登録する場合もしくは無効
にする場合、一方のバッファ・ディレクトリの内容を確
認して一方のディレクトリへのアドレスの登録もしくは
無効にすると共に、他方のディレクトリに該アドレスが
登録されているか否かを確認して他方のブイレフ。 トリへのアドレスの登録もしくは無効にすることを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241947A JPS60134948A (ja) | 1983-12-23 | 1983-12-23 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241947A JPS60134948A (ja) | 1983-12-23 | 1983-12-23 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134948A true JPS60134948A (ja) | 1985-07-18 |
Family
ID=17081932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241947A Pending JPS60134948A (ja) | 1983-12-23 | 1983-12-23 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152246A (en) * | 1974-11-01 | 1976-05-08 | Fujitsu Ltd | Batsufua memorikinono chetsukuseigyohoshiki |
-
1983
- 1983-12-23 JP JP58241947A patent/JPS60134948A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152246A (en) * | 1974-11-01 | 1976-05-08 | Fujitsu Ltd | Batsufua memorikinono chetsukuseigyohoshiki |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
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