JPH0511417B2 - - Google Patents
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- JPH0511417B2 JPH0511417B2 JP60133207A JP13320785A JPH0511417B2 JP H0511417 B2 JPH0511417 B2 JP H0511417B2 JP 60133207 A JP60133207 A JP 60133207A JP 13320785 A JP13320785 A JP 13320785A JP H0511417 B2 JPH0511417 B2 JP H0511417B2
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に
バイボーラ集積回路、MOS集積回路、FET集積
回路などの、高速、高集積化に適したトランジス
タ素子を形成する製造方法に係る。
バイボーラ集積回路、MOS集積回路、FET集積
回路などの、高速、高集積化に適したトランジス
タ素子を形成する製造方法に係る。
従来の技術
最近の集積回路の分野において、トランジスタ
のスイツチング速度の改良に対して、新しい技術
が、展開されてきている。これら技術の主要な改
良点は、例えば、バイポーラ集積回路において
は、NPNトランジスタのコレクタ・ベース接合
容量、コレクタ抵抗、ベース抵抗、および、素子
分離容量等の低減と安定で良好な不純物プロフア
イルを有するエミツタ・ベース接合の形成に、主
眼がおかれている。超高速シリコン・バイポー
ラ・デバイスの製造技術で、最も簡便な方式とし
てスーパーセルフアラインドプロセステクノロジ
ー（Super Self−aligned Process Technology
−SST）〔サカイ他、ソリツドステート素子につ
いての第12回会議の予稿集、東京、1980年８月、
67−68頁（SAKAI etal.Proc.of 12th Conf.on
Solid state devices，Tokyo，Aug.1980、PP.67
−68）：サカイ他、エレクトロニクスレターズ
1983年４月14日、19巻８号、283頁−284頁（Ｓ
AKAI etal.Electronics Letters，14th April
1983，Vol.19，No.８、PP.283−28）〕が知られて
いる。このSST方式の採用によつて、１枚のホ
ト・マスクによりベースおよびエミツタ領域、ベ
ース電極の引き出し部のポリシリコン領域を形成
することができ、従来の方式で使用していた３〜
４枚のホトマスクの位置合せ誤差をみこむ必要が
なく、自己整合性が高く、微細なトランジスタを
通常の光露光技術を用いて簡便に制御性良く、製
造することができる。
のスイツチング速度の改良に対して、新しい技術
が、展開されてきている。これら技術の主要な改
良点は、例えば、バイポーラ集積回路において
は、NPNトランジスタのコレクタ・ベース接合
容量、コレクタ抵抗、ベース抵抗、および、素子
分離容量等の低減と安定で良好な不純物プロフア
イルを有するエミツタ・ベース接合の形成に、主
眼がおかれている。超高速シリコン・バイポー
ラ・デバイスの製造技術で、最も簡便な方式とし
てスーパーセルフアラインドプロセステクノロジ
ー（Super Self−aligned Process Technology
−SST）〔サカイ他、ソリツドステート素子につ
いての第12回会議の予稿集、東京、1980年８月、
67−68頁（SAKAI etal.Proc.of 12th Conf.on
Solid state devices，Tokyo，Aug.1980、PP.67
−68）：サカイ他、エレクトロニクスレターズ
1983年４月14日、19巻８号、283頁−284頁（Ｓ
AKAI etal.Electronics Letters，14th April
1983，Vol.19，No.８、PP.283−28）〕が知られて
いる。このSST方式の採用によつて、１枚のホ
ト・マスクによりベースおよびエミツタ領域、ベ
ース電極の引き出し部のポリシリコン領域を形成
することができ、従来の方式で使用していた３〜
４枚のホトマスクの位置合せ誤差をみこむ必要が
なく、自己整合性が高く、微細なトランジスタを
通常の光露光技術を用いて簡便に制御性良く、製
造することができる。
発明が解決しようとする問題点
高度の自己整合性によつて形成される微細なト
ランジスタが持つている技術上の問題点は、それ
ぞれのデバイスによつて固有なものがあるが、例
えばポリシリコンを用いたSST方式によるバイ
ポーラトランジスタにおいて、浅いベース拡散に
よつて高速化をめざす場合、トランジスタの構造
とその製造方法に関係していくつかの問題点が発
生する。例えば、次のようなものがあげられる。
ランジスタが持つている技術上の問題点は、それ
ぞれのデバイスによつて固有なものがあるが、例
えばポリシリコンを用いたSST方式によるバイ
ポーラトランジスタにおいて、浅いベース拡散に
よつて高速化をめざす場合、トランジスタの構造
とその製造方法に関係していくつかの問題点が発
生する。例えば、次のようなものがあげられる。
(1) エミツターが形成される内部ベースのプロフ
アイルは、高速化のため出来るだけ浅く急峻に
するのが好ましい。このため、エミツター形成
の直前に内部ベース領域を形成すべきで、少な
くとも内部ベースは外部ベース用のポリシリコ
ン表面に絶縁膜を形成する酸化工程の後で形成
することが好ましい。
アイルは、高速化のため出来るだけ浅く急峻に
するのが好ましい。このため、エミツター形成
の直前に内部ベース領域を形成すべきで、少な
くとも内部ベースは外部ベース用のポリシリコ
ン表面に絶縁膜を形成する酸化工程の後で形成
することが好ましい。
(2) ベース・エミツタ間の絶縁膜の電気的耐圧を
改善するためには、ベース表面の絶縁膜を3000
〜5000Åと出来る限り厚く形成すべきである。
この時、必然的に外部ベースとエミツタ（内部
ベース）との距離が大きくなる。
改善するためには、ベース表面の絶縁膜を3000
〜5000Åと出来る限り厚く形成すべきである。
この時、必然的に外部ベースとエミツタ（内部
ベース）との距離が大きくなる。
(3) 高速化のため外部ベースと内部ベースを浅く
形成してゆくと、(1)と(2)の状況において、外部
ベースと内部ベースの接続が困難となる。
形成してゆくと、(1)と(2)の状況において、外部
ベースと内部ベースの接続が困難となる。
本発明は、この様な点に鑑みてなされたもの
で、例えば、ポリシリコン等の導電材膜を用いた
浅い接合を有するバイポーラトランジスタの動作
部分の主要な構造において、ベース領域等の接合
およびその絶縁膜の形成を、自己整合的に、安定
で、制御性よく実現する半導体装置の製造方法を
提供する。
で、例えば、ポリシリコン等の導電材膜を用いた
浅い接合を有するバイポーラトランジスタの動作
部分の主要な構造において、ベース領域等の接合
およびその絶縁膜の形成を、自己整合的に、安定
で、制御性よく実現する半導体装置の製造方法を
提供する。
問題点を解決するための手段
本発明はこのような問題点を解決するため、第
１導電型の半導体層上の素子形成予定部に、第１
のマスク材パターンを形成する工程と、前記第１
のマスク材パターンの側面に接して、かつ第１の
マスク材パターの周辺の被酸化材上に耐酸化性の
第４のマスク材パターンを形成し、酸化によつて
前記被酸化材を絶縁膜に転化させ、この絶縁膜を
前記第１のマスク材パターンの側面から離間させ
た第２のマスク材パターンとする工程と、前記第
４のマスク材パターンを除去した後、前記離間部
の下の半導体層中に第２導電型の第１の半導体領
域を形成する工程と、前記第１のマスク材パター
ンの側面に第３のマスク材パターンを残置させ、
前記第２のマスク材パターンの端部との狭くなつ
た離間部に開口を形成する工程とを有する。また
狭くなつた離間部の下の半導体層中に第２導電型
の第２の半導体領域を形成し、狭くなつた離間部
の開口から半導体層に接続する電極取り出し様の
導電材膜を形成する。また素子形成予定部上の第
１のマスク材パターンを除去し開口を形成し、前
記開口から半導体層中に、第２導電型の第３の半
導体領域を形成し、前記第３の半導体領域中に、
第１導電型の第４の半導体領域を形成する。
１導電型の半導体層上の素子形成予定部に、第１
のマスク材パターンを形成する工程と、前記第１
のマスク材パターンの側面に接して、かつ第１の
マスク材パターの周辺の被酸化材上に耐酸化性の
第４のマスク材パターンを形成し、酸化によつて
前記被酸化材を絶縁膜に転化させ、この絶縁膜を
前記第１のマスク材パターンの側面から離間させ
た第２のマスク材パターンとする工程と、前記第
４のマスク材パターンを除去した後、前記離間部
の下の半導体層中に第２導電型の第１の半導体領
域を形成する工程と、前記第１のマスク材パター
ンの側面に第３のマスク材パターンを残置させ、
前記第２のマスク材パターンの端部との狭くなつ
た離間部に開口を形成する工程とを有する。また
狭くなつた離間部の下の半導体層中に第２導電型
の第２の半導体領域を形成し、狭くなつた離間部
の開口から半導体層に接続する電極取り出し様の
導電材膜を形成する。また素子形成予定部上の第
１のマスク材パターンを除去し開口を形成し、前
記開口から半導体層中に、第２導電型の第３の半
導体領域を形成し、前記第３の半導体領域中に、
第１導電型の第４の半導体領域を形成する。
作 用
本発明を例えば、バイポーラNPNトランジス
タに適用した時、次の様な作用を生じさせる。
タに適用した時、次の様な作用を生じさせる。
(1) エミツターを規定する第１のマスク材パター
ンの周囲に自己整合的に任意の不純物濃度を有
する中間ベース領域を形成することができ、か
つ第１のマスク材パターンの下に形成されるエ
ミツター拡散用の開口から浅い内部ベース領域
を形成することができ、素子を高速化すること
ができる。
ンの周囲に自己整合的に任意の不純物濃度を有
する中間ベース領域を形成することができ、か
つ第１のマスク材パターンの下に形成されるエ
ミツター拡散用の開口から浅い内部ベース領域
を形成することができ、素子を高速化すること
ができる。
(2) 第１のマスク材パターンの側面に第３のマス
ク材膜パターンを残置させ、この膜を任意の厚
みの良質な絶縁膜で形成することができるの
で、高濃度の外部ベースとエミツターとの距離
を比較的大きくすることができ、かつ、ベー
ス・エミツタ間の接合の電気耐圧、絶縁膜の破
壊耐性を大きくすることができる。
ク材膜パターンを残置させ、この膜を任意の厚
みの良質な絶縁膜で形成することができるの
で、高濃度の外部ベースとエミツターとの距離
を比較的大きくすることができ、かつ、ベー
ス・エミツタ間の接合の電気耐圧、絶縁膜の破
壊耐性を大きくすることができる。
(3) 第２のマスク材パターンを、第１のマスク材
パターンに対して自己整合的に形成することが
できたので、主要な構成要素をすべて自己整合
的に形成することができ、微細化に優れた方法
となつている。
パターンに対して自己整合的に形成することが
できたので、主要な構成要素をすべて自己整合
的に形成することができ、微細化に優れた方法
となつている。
本発明による手段の作用は、MOS素子、接合
形FET、縦型FET等のゲート領域近傍の主要な
部分の形成に適用することが可能で、例えば、
NPNトランジスタの中間ベースの製造方法を、
MOS素子の定ドープト・ドレイン（LDD）と高
濃度ドレイン領域とをマスク合せを用いず、1μ
以下の微細な寸法で、自己整合的に形成する方法
として、応用することができ、この様に優れた
種々の半導体装置を実現させることができる。
形FET、縦型FET等のゲート領域近傍の主要な
部分の形成に適用することが可能で、例えば、
NPNトランジスタの中間ベースの製造方法を、
MOS素子の定ドープト・ドレイン（LDD）と高
濃度ドレイン領域とをマスク合せを用いず、1μ
以下の微細な寸法で、自己整合的に形成する方法
として、応用することができ、この様に優れた
種々の半導体装置を実現させることができる。
実施例
第１図は、本発明の１つの方法によつて形成さ
れたパイポーラNPNトランジスタの主要部の断
面図で、導電性のポリシリコン１１９から拡散さ
れたエミツターとなるｎ型の半導体領域１２１
と、このエミツター用のポリシリコン１１９の絶
縁膜となるシリコン酸化膜１１２Ａ，１１２Ｂを
介したベース引き出し用の導電性のポリシリコン
１１３に接続させた外部ベースとなるｐ型の半導
体領域１１８Ａと、絶縁膜１１２Ａ，１１２Ｂの
下に中間ベースとなるｐ型半導体領域１１１Ａ，
１１１Ｂと、内部ベースとなるｐ型半導体領域１
２０とが、それぞれが関連しあつて自己整合的に
形成されている。この自己整合的に形成された中
間ベースの採用が、従来の問題点を解するための
主要な手段となつている。
れたパイポーラNPNトランジスタの主要部の断
面図で、導電性のポリシリコン１１９から拡散さ
れたエミツターとなるｎ型の半導体領域１２１
と、このエミツター用のポリシリコン１１９の絶
縁膜となるシリコン酸化膜１１２Ａ，１１２Ｂを
介したベース引き出し用の導電性のポリシリコン
１１３に接続させた外部ベースとなるｐ型の半導
体領域１１８Ａと、絶縁膜１１２Ａ，１１２Ｂの
下に中間ベースとなるｐ型半導体領域１１１Ａ，
１１１Ｂと、内部ベースとなるｐ型半導体領域１
２０とが、それぞれが関連しあつて自己整合的に
形成されている。この自己整合的に形成された中
間ベースの採用が、従来の問題点を解するための
主要な手段となつている。
第１図のNPNトランジスタにおいて、第１の
マスク材パターンはすでに除去されているが、エ
ミツターのｎ型半導体領域１２１上にあつた第２
のマスク材パターンは、シリコン酸化膜１１０、
第３のマスク材パターンはシリコン酸化膜１１２
Ａ，１１２Ｂ、第１の半導体領域はｐ型の中間ベ
ース１１１Ａ，１１１Ｂ、第２の半導体領域はｐ
型の外部ベース領域１１８Ａ，１１８Ｂ、第３の
半導体領域はｐ型の内部ベース領域１２０、第４
の半導体領域はｎ型のエミツタ領域１２１にそれ
ぞれ対応していて、各半導体領域の寸法は1μｍ
以下と微細に形成されている。
マスク材パターンはすでに除去されているが、エ
ミツターのｎ型半導体領域１２１上にあつた第２
のマスク材パターンは、シリコン酸化膜１１０、
第３のマスク材パターンはシリコン酸化膜１１２
Ａ，１１２Ｂ、第１の半導体領域はｐ型の中間ベ
ース１１１Ａ，１１１Ｂ、第２の半導体領域はｐ
型の外部ベース領域１１８Ａ，１１８Ｂ、第３の
半導体領域はｐ型の内部ベース領域１２０、第４
の半導体領域はｎ型のエミツタ領域１２１にそれ
ぞれ対応していて、各半導体領域の寸法は1μｍ
以下と微細に形成されている。
次に本発明方法の実施例として、第２図ａ〜ｊ
を用いて具体的なバイポーラNPNトランジスタ
の製造方法について説明する。
を用いて具体的なバイポーラNPNトランジスタ
の製造方法について説明する。
まず、ｐ型の半導体基板１０１にｎ型の埋込み
層１０２を形成し、この上にｎ型のエピタキシヤ
ル半導体層１０３を形成し、素子間の深い分離の
ためのシリコン酸化膜（SiO2）１０４を通常の
方法に従つて形成し、半導体層１０３上に約500
Åのシリコン酸化膜１０５および約2000Åのポリ
シリコン膜（poly Si）１０６、約7000Åのシリ
コン窒化膜１０７を形成し、これらの３層膜を第
１のマスク材膜として用い、この膜上にNPNト
ランジスタのエミツタを規定するレジストパター
ン１３０を形成した。（第２図ａ） 次に、レジストパターン１３０をマスクとし
て、シリコン窒化膜１０７を、異方性のリアクテ
イブ・イオン・エツチング（RIE）等でエツチン
グし、第１のマスク材パターンとなるシリコン窒
化膜１０７Ａを形成し、ここで、第４のマスク材
膜となる約500Åのシリコン窒化膜１０８および
約1μｍのリン硅化ガラス（PSG）１０９を全面
に堆積させた。（第２図ｂ） 次に、PSG膜１０９とシリコン窒化膜１０８
を、RIE等の異方性のエツチング法にて、垂直方
向にエツチングして、第４のマスク材パターンと
して、PSG膜１０９Ａ，１０９Ｂ、シリコン窒
化膜１０８Ａ，１０８Ｂを残置させ、ポリシリコ
ン１０６の表面を露出させた。（第２図ｃ） 次に、第４のマスク材パターンの一部となつて
いる、PSG膜を薄いフツ酸液にて選択的に除去
し、シリコン窒化膜１０８Ａ，１０８Ｂをマスク
として、ポリシリコン１０６を選択酸化し、第２
のマスク材膜パターンとなる約4500Åのシリコン
酸化膜１１０を形成し、等方性のエツチングに
て、窒化膜１０８Ａ，１０８Ｂを除去し、シリコ
ン酸化膜１０５の表面を露出させて、ここで、こ
の酸化膜１０５越しに、ボロン等のイオン注入を
し、中間ベースとなるｐ型の第１の半導体領域１
１１Ａ，１１１Ｂを形成し、このｐ型の半導体領
域上の酸化膜１０５をエツチングしてから、全面
に約3500ÅのCVD−SiO2膜１１２を堆積させた。
これらの工程によつて第１のマスク材パターン１
０７の下にポリシリコン膜１０６Ａ、シリコン酸
化膜１０５Ａが残置され、ｐ型の半導体領域１１
１Ａ，１１１Ｂの幅が約7000Åとなつた。（第２
図ｄ） 次に、CVD−SiO2膜１１２を、RIE等の異方
性エツチングにて、垂直方向にエツチングして、
第１のマスク材膜パターンであるシリコン窒化膜
１０７Ａの側面に第３のマスク材パターンとなる
CVD−SiO2膜１１２Ａ，１１２Ｂを残置させた。
（第２図ｅ） 次に、全面に、ベース電極の引き出し用電極と
なる約3000Åのポリシリコン１１３と約5000Åの
CVD−SiO2を堆積させ、ホト・マスク工程によ
つて、第１のマスク材パターン１０７Ａ上の
CVD−SiO2膜を除去し、CVD−SiO2膜パターン
１１４Ａ，１１４Ｂを形成し、さらに、ポリシリ
コン１１３とCVD−SiO2膜パターン１１４Ａと
で形成された第１のマスク材パターン１０７Ａ周
辺の溝部を埋没させるため、約1μのCVD−SiO2
膜１１５を堆積させた。（第２図ｆ） 次に、CVD−SIO2膜１１５を平坦にバツクエ
ツチングして、約3000ÅのCVD−SiO2膜１１４
Ｃ，１１４Ｄを残置させ、ポリシリコン１１３の
表面を露出させた。（第２図ｇ） 次に、露出したポリシリコン１１３の表面を、
RIE等の異方性エツチングにて、垂直方向に約
4500Åエツチングして、第１のマスク材パターン
１０７Ａの表面を露出させた。この時、CVD−
SiO2１１４Ｃ，１１４Ｄとシリコン酸化膜１１
２Ａ，１１２Ｂとの間に露出したポリシリコン１
１３の表面を平坦化するために、先述のように
CVD−SiO2膜１１５をバツク・エツチングした
時と同じ方法で、ポリシリコンを堆積させ、バツ
クエツチングにて、ポリシリコン１１６Ａ，１１
６Ｂを残置させた。（第２図ｈ） 次に、残置されたポリシリコン１１６Ａ，１１
６Ｂの表面を、熱酸化し、シリコン酸化膜１１７
Ａ，１１７Ｂを形成した。この時、ポリシリコン
１１３からボロンが拡散されて、高濃度の外部ベ
ースとなるｐ型の第２の半導体領域１１８Ａ，１
１８Ｂが形成された。（第２図ｉ） 次に、第１のマスク材パターンであるシリコン
窒化膜１０７Ａとポリシリコン１０６Ａ、シリコ
ン酸化膜１０５Ａを除去しエミツタ用の開口を形
成し、この開口にエミツタ用のポリシリコン１１
９を堆積させた。このポリシリコン１１９中に、
ボロン等のイオン注入をし、低温の熱拡散にて、
内部ベースとなるｐ型の第３の半導体領域１２０
を形成し、さらにポリシリコン１１９中に砒素等
の高濃べのイオン注入をし、低温の熱拡散にて、
エミツターとなるｎ型の第４の半導体領域１２１
を形成し、さらに、通常の集積回路の製造方法に
したがつて、エミツター金属電極１２３Ａ、ベー
ス金属１２３Ｂ，１２３Ｃを形成した。（第２図
ｊ） 以上の様な本実施例の方法によつて、次の改善
が得られた。
層１０２を形成し、この上にｎ型のエピタキシヤ
ル半導体層１０３を形成し、素子間の深い分離の
ためのシリコン酸化膜（SiO2）１０４を通常の
方法に従つて形成し、半導体層１０３上に約500
Åのシリコン酸化膜１０５および約2000Åのポリ
シリコン膜（poly Si）１０６、約7000Åのシリ
コン窒化膜１０７を形成し、これらの３層膜を第
１のマスク材膜として用い、この膜上にNPNト
ランジスタのエミツタを規定するレジストパター
ン１３０を形成した。（第２図ａ） 次に、レジストパターン１３０をマスクとし
て、シリコン窒化膜１０７を、異方性のリアクテ
イブ・イオン・エツチング（RIE）等でエツチン
グし、第１のマスク材パターンとなるシリコン窒
化膜１０７Ａを形成し、ここで、第４のマスク材
膜となる約500Åのシリコン窒化膜１０８および
約1μｍのリン硅化ガラス（PSG）１０９を全面
に堆積させた。（第２図ｂ） 次に、PSG膜１０９とシリコン窒化膜１０８
を、RIE等の異方性のエツチング法にて、垂直方
向にエツチングして、第４のマスク材パターンと
して、PSG膜１０９Ａ，１０９Ｂ、シリコン窒
化膜１０８Ａ，１０８Ｂを残置させ、ポリシリコ
ン１０６の表面を露出させた。（第２図ｃ） 次に、第４のマスク材パターンの一部となつて
いる、PSG膜を薄いフツ酸液にて選択的に除去
し、シリコン窒化膜１０８Ａ，１０８Ｂをマスク
として、ポリシリコン１０６を選択酸化し、第２
のマスク材膜パターンとなる約4500Åのシリコン
酸化膜１１０を形成し、等方性のエツチングに
て、窒化膜１０８Ａ，１０８Ｂを除去し、シリコ
ン酸化膜１０５の表面を露出させて、ここで、こ
の酸化膜１０５越しに、ボロン等のイオン注入を
し、中間ベースとなるｐ型の第１の半導体領域１
１１Ａ，１１１Ｂを形成し、このｐ型の半導体領
域上の酸化膜１０５をエツチングしてから、全面
に約3500ÅのCVD−SiO2膜１１２を堆積させた。
これらの工程によつて第１のマスク材パターン１
０７の下にポリシリコン膜１０６Ａ、シリコン酸
化膜１０５Ａが残置され、ｐ型の半導体領域１１
１Ａ，１１１Ｂの幅が約7000Åとなつた。（第２
図ｄ） 次に、CVD−SiO2膜１１２を、RIE等の異方
性エツチングにて、垂直方向にエツチングして、
第１のマスク材膜パターンであるシリコン窒化膜
１０７Ａの側面に第３のマスク材パターンとなる
CVD−SiO2膜１１２Ａ，１１２Ｂを残置させた。
（第２図ｅ） 次に、全面に、ベース電極の引き出し用電極と
なる約3000Åのポリシリコン１１３と約5000Åの
CVD−SiO2を堆積させ、ホト・マスク工程によ
つて、第１のマスク材パターン１０７Ａ上の
CVD−SiO2膜を除去し、CVD−SiO2膜パターン
１１４Ａ，１１４Ｂを形成し、さらに、ポリシリ
コン１１３とCVD−SiO2膜パターン１１４Ａと
で形成された第１のマスク材パターン１０７Ａ周
辺の溝部を埋没させるため、約1μのCVD−SiO2
膜１１５を堆積させた。（第２図ｆ） 次に、CVD−SIO2膜１１５を平坦にバツクエ
ツチングして、約3000ÅのCVD−SiO2膜１１４
Ｃ，１１４Ｄを残置させ、ポリシリコン１１３の
表面を露出させた。（第２図ｇ） 次に、露出したポリシリコン１１３の表面を、
RIE等の異方性エツチングにて、垂直方向に約
4500Åエツチングして、第１のマスク材パターン
１０７Ａの表面を露出させた。この時、CVD−
SiO2１１４Ｃ，１１４Ｄとシリコン酸化膜１１
２Ａ，１１２Ｂとの間に露出したポリシリコン１
１３の表面を平坦化するために、先述のように
CVD−SiO2膜１１５をバツク・エツチングした
時と同じ方法で、ポリシリコンを堆積させ、バツ
クエツチングにて、ポリシリコン１１６Ａ，１１
６Ｂを残置させた。（第２図ｈ） 次に、残置されたポリシリコン１１６Ａ，１１
６Ｂの表面を、熱酸化し、シリコン酸化膜１１７
Ａ，１１７Ｂを形成した。この時、ポリシリコン
１１３からボロンが拡散されて、高濃度の外部ベ
ースとなるｐ型の第２の半導体領域１１８Ａ，１
１８Ｂが形成された。（第２図ｉ） 次に、第１のマスク材パターンであるシリコン
窒化膜１０７Ａとポリシリコン１０６Ａ、シリコ
ン酸化膜１０５Ａを除去しエミツタ用の開口を形
成し、この開口にエミツタ用のポリシリコン１１
９を堆積させた。このポリシリコン１１９中に、
ボロン等のイオン注入をし、低温の熱拡散にて、
内部ベースとなるｐ型の第３の半導体領域１２０
を形成し、さらにポリシリコン１１９中に砒素等
の高濃べのイオン注入をし、低温の熱拡散にて、
エミツターとなるｎ型の第４の半導体領域１２１
を形成し、さらに、通常の集積回路の製造方法に
したがつて、エミツター金属電極１２３Ａ、ベー
ス金属１２３Ｂ，１２３Ｃを形成した。（第２図
ｊ） 以上の様な本実施例の方法によつて、次の改善
が得られた。
(i) 中間ベースが、エミツタ形成予定部に接して
形成され、内部ベースをエミツタ形成の直前に
形成することができたので、内部ベースを充分
浅くすることができ、高速性に優れた構造とな
つた。
形成され、内部ベースをエミツタ形成の直前に
形成することができたので、内部ベースを充分
浅くすることができ、高速性に優れた構造とな
つた。
(ii) 中間ベース上に、良質な比較的厚い絶縁膜を
形成することができ、エミツタベース間の電気
的耐性が向上した。
形成することができ、エミツタベース間の電気
的耐性が向上した。
(iii) 第２のマスク材パターンであるシリコン酸化
膜１１０を、エミツタ領域を規定する第１のマ
スク材パターン１０７Ａに対して自己整合的に
形成することができ、外部ベース領域を微細に
形成できた。
膜１１０を、エミツタ領域を規定する第１のマ
スク材パターン１０７Ａに対して自己整合的に
形成することができ、外部ベース領域を微細に
形成できた。
(iv) 第２のマスク材パターンをポリシリコンの酸
化によつて形成することができ、半導体層の単
結晶を直接酸化しなかつたので、酸化誘起欠陥
を発生させず、良好な製造歩留を得ることがで
きた。
化によつて形成することができ、半導体層の単
結晶を直接酸化しなかつたので、酸化誘起欠陥
を発生させず、良好な製造歩留を得ることがで
きた。
(v) 第１のマスク材パターンの厚みと、ポリシリ
コン１０６を厚くすれば、第２のマスク材パタ
ーンとなるシリコン酸化膜１１０を厚く形成す
ることができて、ベース電極引き出し用のポリ
シリコン１１３の配線容量をへらすことがで
き、高速化にすぐれた素子構造が実現できた。
本発明の実施例として、バイポーラNPNトラ
ンジスタの主要な動作部分を微細に形成する方
法について説明したが、各工程において採用し
た方法の他に、種々の方式が考えられる。これ
らの方式の例について述べる。
コン１０６を厚くすれば、第２のマスク材パタ
ーンとなるシリコン酸化膜１１０を厚く形成す
ることができて、ベース電極引き出し用のポリ
シリコン１１３の配線容量をへらすことがで
き、高速化にすぐれた素子構造が実現できた。
本発明の実施例として、バイポーラNPNトラ
ンジスタの主要な動作部分を微細に形成する方
法について説明したが、各工程において採用し
た方法の他に、種々の方式が考えられる。これ
らの方式の例について述べる。
第１、第２、第３、第４等のマスク材は、必ら
ずしも１層で構成されることはなく２層、３層の
構成が採用され得る。例えば、第１のマスク材と
して、約8000ÅのCVD−SiO2膜と約1000Åのシ
リコン窒化膜との２層構成が考えられる。この場
合第１のマスク材のパターンを形成したあと、側
面に第４のマスク材パターンとして約1μのシリ
コン窒化膜を残置させ、このシリコン窒化膜を耐
酸化性のマスクとし、直接にシリコン半導体層を
酸化し、形成された熱酸化膜を第２のマスク材パ
ターンとして用いる。又、この場合、第３のマス
ク材パターンとして、約1000Åシリコン窒化膜と
約1000Åのポリシリコンの２層の組合せが考えら
れ、この場合、ポリシリコンを第１のマスク材の
側面上に残置させてから、酸化によつて、ポリシ
リコンを絶縁膜にする方法など種々の方法が用い
られる。実施例では、エミツタの幅は、第１のマ
スク材パターンの幅と、ほぼ同じであつたが、さ
らにエミツタ幅を小さくしたい場合、エミツタ用
のポリシリコンを開口内に堆積させる直前に、開
口をふさがない程度の薄い、例えば1000〜4000Å
の絶縁膜を形成し、異方性のエツチングにて、開
口の側面にこの絶縁膜を残置させ開口を狭くする
方法を採用でき、この時、内部ベースは絶縁膜の
堆積の直前にイオン注入などの方法で、浅く形成
しておくことになる。一方、導電材膜の膜材とし
ては、ポリシリコンの他に、アモルフアスシリコ
ン、高融点金属、金属シリサイド等、種々のもの
が採用され得る。
ずしも１層で構成されることはなく２層、３層の
構成が採用され得る。例えば、第１のマスク材と
して、約8000ÅのCVD−SiO2膜と約1000Åのシ
リコン窒化膜との２層構成が考えられる。この場
合第１のマスク材のパターンを形成したあと、側
面に第４のマスク材パターンとして約1μのシリ
コン窒化膜を残置させ、このシリコン窒化膜を耐
酸化性のマスクとし、直接にシリコン半導体層を
酸化し、形成された熱酸化膜を第２のマスク材パ
ターンとして用いる。又、この場合、第３のマス
ク材パターンとして、約1000Åシリコン窒化膜と
約1000Åのポリシリコンの２層の組合せが考えら
れ、この場合、ポリシリコンを第１のマスク材の
側面上に残置させてから、酸化によつて、ポリシ
リコンを絶縁膜にする方法など種々の方法が用い
られる。実施例では、エミツタの幅は、第１のマ
スク材パターンの幅と、ほぼ同じであつたが、さ
らにエミツタ幅を小さくしたい場合、エミツタ用
のポリシリコンを開口内に堆積させる直前に、開
口をふさがない程度の薄い、例えば1000〜4000Å
の絶縁膜を形成し、異方性のエツチングにて、開
口の側面にこの絶縁膜を残置させ開口を狭くする
方法を採用でき、この時、内部ベースは絶縁膜の
堆積の直前にイオン注入などの方法で、浅く形成
しておくことになる。一方、導電材膜の膜材とし
ては、ポリシリコンの他に、アモルフアスシリコ
ン、高融点金属、金属シリサイド等、種々のもの
が採用され得る。
本発明の方法は、バイポーラ以外の他の半導体
装置、すなわち、MOS素子、接合形FET、縦型
FETの製造方法にも適用できる。例えば、MOS
素子としてはゲート領域がバイポーラトランジス
タのエミツタ領域に対応するが、エミツタ、内部
ベースに対応する領域は形成されず、第１のマス
ク材パターン直下の酸化膜がゲート絶縁膜、その
上のポリシリコン膜がゲート導電材となり、中間
ベースが、MOSの低ドープト・ドレイン
（LDD）に対応し、外部ベースがソース又はドレ
インに対応することになり、しかも、ソース、ド
レインをポリシリコン等の導電材にて1μ以下の
開口から引き出すことが可能となる。又、接合型
FETは、エミツター部がゲート部、内部ベース
がチヤンネル部に対応し、縦型FETでは、エミ
ツター部がソース部あるいはドレイン部、内部ベ
ースに相当する部分は形成されず、この部分がチ
ヤンネル部に相当し、外部ベースがゲート部に対
応する。いずれの場合も、中間ベースに相当する
部分の存在が、トランジスタ構造を微細で高性能
にしており、しかも、製造方法の制御性を容易に
している。
装置、すなわち、MOS素子、接合形FET、縦型
FETの製造方法にも適用できる。例えば、MOS
素子としてはゲート領域がバイポーラトランジス
タのエミツタ領域に対応するが、エミツタ、内部
ベースに対応する領域は形成されず、第１のマス
ク材パターン直下の酸化膜がゲート絶縁膜、その
上のポリシリコン膜がゲート導電材となり、中間
ベースが、MOSの低ドープト・ドレイン
（LDD）に対応し、外部ベースがソース又はドレ
インに対応することになり、しかも、ソース、ド
レインをポリシリコン等の導電材にて1μ以下の
開口から引き出すことが可能となる。又、接合型
FETは、エミツター部がゲート部、内部ベース
がチヤンネル部に対応し、縦型FETでは、エミ
ツター部がソース部あるいはドレイン部、内部ベ
ースに相当する部分は形成されず、この部分がチ
ヤンネル部に相当し、外部ベースがゲート部に対
応する。いずれの場合も、中間ベースに相当する
部分の存在が、トランジスタ構造を微細で高性能
にしており、しかも、製造方法の制御性を容易に
している。
発明の効果
以上のように本発明によれば、ポリシリコン等
の導電材膜を多用した、浅い接合を有する高速用
の微細な素子の主要部を、簡便に、制御性よく、
自己整合的に製造する方法を提供することができ
る。
の導電材膜を多用した、浅い接合を有する高速用
の微細な素子の主要部を、簡便に、制御性よく、
自己整合的に製造する方法を提供することができ
る。
第１図は本発明方法の一実施例により作成した
バイポーラNPNトランジスタの構造を示す断面
図、第２図ａ〜ｊは本実施例のNPNトランジス
タの製造方法を説明する工程断面図である。 １０１……ｐ型シリコン半導体基板、１０２…
…ｎ型の埋込半導体領域、１０３……ｎ型エピタ
キシヤル層、１０４，１０５，１０５Ａ，１０
９，１０９Ａ，１０９Ｂ，１１０，１１２，１１
２Ａ，１１２Ｂ，１１４Ａ，１１４Ｂ，１１４
Ｃ，１１４Ｄ，１１５，１１７Ａ，１１７Ｂ，１
２２……シリコン酸化膜、１０７，１０７Ａ，１
０８，１０８Ａ，１０８Ｂ……シリコン窒化膜、
１０６，１０６Ａ，１１３，１１６Ａ，１１６
Ｂ，１１９……ポリシリコン、１１１Ａ，１１１
Ｂ，１１８Ａ，１１８Ｂ，１２０……ｐ型半導体
領域、１２１……ｎ型半導体領域、１２３Ａ，１
２３Ｂ，１２３Ｃ……金属電極、１３０……レジ
スト。
バイポーラNPNトランジスタの構造を示す断面
図、第２図ａ〜ｊは本実施例のNPNトランジス
タの製造方法を説明する工程断面図である。 １０１……ｐ型シリコン半導体基板、１０２…
…ｎ型の埋込半導体領域、１０３……ｎ型エピタ
キシヤル層、１０４，１０５，１０５Ａ，１０
９，１０９Ａ，１０９Ｂ，１１０，１１２，１１
２Ａ，１１２Ｂ，１１４Ａ，１１４Ｂ，１１４
Ｃ，１１４Ｄ，１１５，１１７Ａ，１１７Ｂ，１
２２……シリコン酸化膜、１０７，１０７Ａ，１
０８，１０８Ａ，１０８Ｂ……シリコン窒化膜、
１０６，１０６Ａ，１１３，１１６Ａ，１１６
Ｂ，１１９……ポリシリコン、１１１Ａ，１１１
Ｂ，１１８Ａ，１１８Ｂ，１２０……ｐ型半導体
領域、１２１……ｎ型半導体領域、１２３Ａ，１
２３Ｂ，１２３Ｃ……金属電極、１３０……レジ
スト。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層上の素子形成予定部
に、第１のマスク材パターンを形成する工程と、
前記第１のマスク材パターンの側面に接して、か
つ第１のマスク材パターンの周辺の被酸化材上に
耐酸化性の第４のマスク材パターンを形成し、酸
化によつて前記被酸化材を絶縁膜に転化させ、こ
の絶縁膜を前記第１のマスク材パターンの側面か
ら離間させた第２のマスク材パターンとする工程
と、前記第４のマスク材パターンを除去した後、
前記離間部の下の半導体層中に第２導電型の第１
の半導体領域を形成する工程と、前記第１のマス
ク材パターンの側面に第３のマスク材パターンを
残置させ、前記第２のマスク材パターンの端部と
の狭くなつた離間部に開口を形成する工程とを有
する半導体装置の製造方法。 ２ 狭くなつた離間部の下の半導体層中に第２導
電型の第２の半導体領域を形成し、狭くなつた離
間部の開口から半導体層に接続する電極取り出し
用の導電材膜を形成する特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 半導体層に接続した導電材膜を拡散源として
用い、第２導電型の第２の半導体領域を形成する
ことを特徴とする特許請求の範囲第２項記載の半
導体装置の製造方法。 ４ 素子形成予定部上の第１のマスク材パターン
を除去し開口を形成し、前記開口から半導体層中
に、第２導電型の第３の半導体領域を形成し、前
記第３の半導体領域中に、第１導電型の第４の半
導体領域を形成する特許請求の範囲第１項記載の
半導体装置の製造方法。 ５ 素子形成予定部上の第１のマスク材パターン
直下の半導体層表面にゲート用の絶縁膜を形成
し、前記ゲート用の絶縁膜上にゲート用導電材膜
を形成する特許請求の範囲第１項記載の半導体装
置の製造方法。 ６ 第４のマスク材パターンを形成する工程にお
いて、第１のマスク材パターンの全面にマスク材
膜を堆積させ、このマスク材膜を、主面に対して
垂直な異方性のエツチングにてエツチングして、
第１のマスク材パターンの側面に残置させ、この
残置させたマスク材を第４のマスク材パターンと
して用いる特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133207A JPS61290762A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133207A JPS61290762A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290762A JPS61290762A (ja) | 1986-12-20 |
| JPH0511417B2 true JPH0511417B2 (ja) | 1993-02-15 |
Family
ID=15099233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133207A Granted JPS61290762A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290762A (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961177A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5963762A (ja) * | 1982-10-05 | 1984-04-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59107572A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | 半導体装置の製造方法 |
| JPS59161068A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Micro Comput Eng Ltd | バイポ−ラ型半導体装置の製造方法 |
| JPS59175766A (ja) * | 1983-03-26 | 1984-10-04 | Nec Corp | 半導体装置とその製造方法 |
-
1985
- 1985-06-19 JP JP60133207A patent/JPS61290762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290762A (ja) | 1986-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |