JPS5963762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5963762A JPS5963762A JP57174775A JP17477582A JPS5963762A JP S5963762 A JPS5963762 A JP S5963762A JP 57174775 A JP57174775 A JP 57174775A JP 17477582 A JP17477582 A JP 17477582A JP S5963762 A JPS5963762 A JP S5963762A
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- Japan
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- emitter
- base
- sio2
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特にセルファラ
インによって製造されるトランジスタの製造方法に関す
る。
インによって製造されるトランジスタの製造方法に関す
る。
（２）技術の背景
近時、バイポーラ型トランジスタ等の半導体装置をＩＣ
（集積回路）やＬＳＩ（大規模集積回路）等に形成する
場合に、Ｅ Ｅ Ｉ Ｃ（Ｅｌｅｖａｔｅｄ Ｅｌｅ−
ｃｔｒｏｄｅ ＩＧ ）と呼ばれる構造でトランジスタ
をＰ Ｓ Ｓ Ｔ（Ｐｌａｎｅ ５ｕｐｅｒ Ｓｅｌｆ
ａｌｉｇｎ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造と
したものが提案されている。
（集積回路）やＬＳＩ（大規模集積回路）等に形成する
場合に、Ｅ Ｅ Ｉ Ｃ（Ｅｌｅｖａｔｅｄ Ｅｌｅ−
ｃｔｒｏｄｅ ＩＧ ）と呼ばれる構造でトランジスタ
をＰ Ｓ Ｓ Ｔ（Ｐｌａｎｅ ５ｕｐｅｒ Ｓｅｌｆ
ａｌｉｇｎ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造と
したものが提案されている。
このようなＰＳＳＴによって例えばＮＴＬ（Ｎｏｎ Ｔ
ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ ）回路を形成した場合
にはゲート当りの速度は８０ｐｓとかなり高速の半導体
素子を得ることができる旨の報告がある。
ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ ）回路を形成した場合
にはゲート当りの速度は８０ｐｓとかなり高速の半導体
素子を得ることができる旨の報告がある。
上述の如きＥＥＩＣは−の構造方法が極めて難しい問題
を含んでいるた吟高速性は少々低下させても、製造方法
の簡単なセルファラインにより製造される半導体装置の
製造方法が要望されていた。
を含んでいるた吟高速性は少々低下させても、製造方法
の簡単なセルファラインにより製造される半導体装置の
製造方法が要望されていた。
（３）従来技術と問題点
第１図は従来の上記したＥＥＩＣ構造の側断面図を示す
ものであり、シリコン等のＰ型基板１に埋込み層２を形
成して、コレクタ拡散Ｊｆｆ３．ヘース拡散層４．エミ
ッタ拡散層５をエピタキシャル層１０に形成すると共に
エミッタ拡散ＩＰｉ５の上部には逆台形状のポリシリコ
ン層６を有し、該ポリシリコン層はＡｓ（ヒ素）がドー
プされサイド部１１は酸化膜（ＳｉＯ２）が形成され、
上部にエミッタ用のＡ文（アルミニウム）等の配線電極
７が形成され、ベース拡散層４の表面並びにコレクタ拡
散層表面にもそれぞれベース並びにコレクタ用のＡ交配
線電極８，８．９を有する。なお、１２は酸化膜である
。
ものであり、シリコン等のＰ型基板１に埋込み層２を形
成して、コレクタ拡散Ｊｆｆ３．ヘース拡散層４．エミ
ッタ拡散層５をエピタキシャル層１０に形成すると共に
エミッタ拡散ＩＰｉ５の上部には逆台形状のポリシリコ
ン層６を有し、該ポリシリコン層はＡｓ（ヒ素）がドー
プされサイド部１１は酸化膜（ＳｉＯ２）が形成され、
上部にエミッタ用のＡ文（アルミニウム）等の配線電極
７が形成され、ベース拡散層４の表面並びにコレクタ拡
散層表面にもそれぞれベース並びにコレクタ用のＡ交配
線電極８，８．９を有する。なお、１２は酸化膜である
。
このような構造のＥ、ＥＩＣはエミッタに対しベース配
線電極８．８が逆台形構造のため極めて近接した位置に
配設することが可能となり、高速化できる反面、逆台形
構造のポリシリコン膜を形成するにはエツチング時にエ
ツチングレートを変化させながら逆台形部を形成しなけ
ればならないために、その製造が極めて複雑となり、表
面が平坦でないためにＩＣ化の際に配線パターニングが
非常に困難である欠点を有していた。
線電極８．８が逆台形構造のため極めて近接した位置に
配設することが可能となり、高速化できる反面、逆台形
構造のポリシリコン膜を形成するにはエツチング時にエ
ツチングレートを変化させながら逆台形部を形成しなけ
ればならないために、その製造が極めて複雑となり、表
面が平坦でないためにＩＣ化の際に配線パターニングが
非常に困難である欠点を有していた。
（４）発明の目的
本発明は上記従来の欠点に鑑み、その製造工程が簡単で
配線バターニングも容易なセルファラインによる半導体
装置の製造方法を提供することを目的とするものである
。
配線バターニングも容易なセルファラインによる半導体
装置の製造方法を提供することを目的とするものである
。
（５）発明の構造
この目的は本発明によれば、基板にコレクタ領域を形成
後、窓開きのなされたベース、エミ・ツク領域上にヒ素
等をト〜−プしたポリシリコン膜を形成し、該ポリシリ
コン膜上に窒化シリコン等の第１の絶縁膜を形成して、
エミッタ領域部分のみに該第１のポリシリコン及び絶縁
膜を残すようにパターニングし、残されたポリシリコン
膜のサイドに酸化膜を形成し、ベース及びエミッタ領域
の拡散後に該バターニング部と基板表面を覆うようにメ
タルまたはメタルシリサイドを更にその上に第２の絶縁
膜を形成し、エミッタ領域の第２の絶縁膜を除去し、該
メタルまたはメタルシリサイドをベース電極としたこと
を特徴とする半導体装置の製造方法によって達成される
。
後、窓開きのなされたベース、エミ・ツク領域上にヒ素
等をト〜−プしたポリシリコン膜を形成し、該ポリシリ
コン膜上に窒化シリコン等の第１の絶縁膜を形成して、
エミッタ領域部分のみに該第１のポリシリコン及び絶縁
膜を残すようにパターニングし、残されたポリシリコン
膜のサイドに酸化膜を形成し、ベース及びエミッタ領域
の拡散後に該バターニング部と基板表面を覆うようにメ
タルまたはメタルシリサイドを更にその上に第２の絶縁
膜を形成し、エミッタ領域の第２の絶縁膜を除去し、該
メタルまたはメタルシリサイドをベース電極としたこと
を特徴とする半導体装置の製造方法によって達成される
。
（６）発明の実施例
以下、本発明の実施例を第２図ｔａ＋〜（Ｑｌによって
説明する。
説明する。
第２図＋ａ）〜（ｑ）は本発明の半導体装置の製造方法
を示す製造工程側断面図である。
を示す製造工程側断面図である。
第２図Ｔａｌにおいて、■は例えばＰ型のシリコン基板
であり、該基板上を酸化して酸化膜（ＳｉＯ２）１３を
形成し埋込み拡散層のための窓開き１４を行ってイオン
インプランテーションによってＡｓを基板１表面に打込
む。例えばドープ量は７ ×ｘｏｌｆｆｉ ｃｍ−）程
度で打込み電圧は６０Ｋ ｅＶでよい。
であり、該基板上を酸化して酸化膜（ＳｉＯ２）１３を
形成し埋込み拡散層のための窓開き１４を行ってイオン
インプランテーションによってＡｓを基板１表面に打込
む。例えばドープ量は７ ×ｘｏｌｆｆｉ ｃｍ−）程
度で打込み電圧は６０Ｋ ｅＶでよい。
次に第２図（ｂｌに示すようにアニールを施ずことで埋
込み層２が形成される。
込み層２が形成される。
更に第２図ＴＣＩのようにエピタキシャル成長を行う。
これはＮ−で比抵抗が０．５Ω程度で２μｍ厚さに成長
させたのち５ｉＮ（窒化シリコン）膜１５を形成し、該
ＳｉＮ膜１５をフィルド酸化するためにバターニングし
子弟２図（ｄ）の如き構成となお。１６部分は表面を平
坦。、す颯ため０．工、７チングした部分を示す。
させたのち５ｉＮ（窒化シリコン）膜１５を形成し、該
ＳｉＮ膜１５をフィルド酸化するためにバターニングし
子弟２図（ｄ）の如き構成となお。１６部分は表面を平
坦。、す颯ため０．工、７チングした部分を示す。
次に第２図（ｅ）に示すようにフィルド酸化膜１２を形
成し、コレクタ領域となる部分のＳｉＮ膜１５ａを除去
し、レジスト膜１７を塗布した後にコレクタ部分に窓開
きのパターニング１８を行ってイオンインプランテーシ
ョンによってＰ （リン）を打込み、第２１１（ｆ）の
如くレジスト膜１７を除去しアニールを行ってコレクタ
拡散ｆｒＭ域のＮ＋部分３が形成される。
成し、コレクタ領域となる部分のＳｉＮ膜１５ａを除去
し、レジスト膜１７を塗布した後にコレクタ部分に窓開
きのパターニング１８を行ってイオンインプランテーシ
ョンによってＰ （リン）を打込み、第２１１（ｆ）の
如くレジスト膜１７を除去しアニールを行ってコレクタ
拡散ｆｒＭ域のＮ＋部分３が形成される。
次に第２図（ｇｌの如＜ＳｉＮ膜１５を除去してＡｓド
ープドポリシリコン膜、またはノンドープトポリシリコ
ン膜形成後Ａｓをイオンインプランテーションすること
で約５０００成長の第１のポリシリコン膜１９が形成さ
れる。
ープドポリシリコン膜、またはノンドープトポリシリコ
ン膜形成後Ａｓをイオンインプランテーションすること
で約５０００成長の第１のポリシリコン膜１９が形成さ
れる。
次に第２図ｔｈｉに示すよう４こポリシリコン膜ｌｂ上
にＳｉＮ膜２０を１０００人厚に成長させ、該ＳｉＮ膜
２０をマスクとしてポリシリコン膜１９をバターニング
する。
にＳｉＮ膜２０を１０００人厚に成長させ、該ＳｉＮ膜
２０をマスクとしてポリシリコン膜１９をバターニング
する。
次に第２図（ｉ）の如＜８００℃〜１０００℃の低温で
酸化することで、ポリシリコン膜１９のサイドにはほぼ
４０００人厚の酸化膜２１ａが形成され、エビタタキシ
ャル層の表面には１３００人厚程成長酸化膜２１ｂが形
成され、ＳｉＮ膜２ｏ−ヒにも酸化膜２１ｃが形成され
る。
酸化することで、ポリシリコン膜１９のサイドにはほぼ
４０００人厚の酸化膜２１ａが形成され、エビタタキシ
ャル層の表面には１３００人厚程成長酸化膜２１ｂが形
成され、ＳｉＮ膜２ｏ−ヒにも酸化膜２１ｃが形成され
る。
次に第２図（ｊｌに示すように外部ベースのイオンイン
プランテーションを行う。例えばボ１１ン（１３）を３
０ＫｅＶの打込み電圧でＩ Ｘ １０”ｃｍ−’位のト
ープ量で行う。かくすれば、ベース領域２２が形成され
る。
プランテーションを行う。例えばボ１１ン（１３）を３
０ＫｅＶの打込み電圧でＩ Ｘ １０”ｃｍ−’位のト
ープ量で行う。かくすれば、ベース領域２２が形成され
る。
更に第２図（ｋｌに示すようにアニール兼エミッタ拡散
を行うとポリシリコン膜にドープされたＡｓが拡散され
てエミッタ領域２３が形成される。
を行うとポリシリコン膜にドープされたＡｓが拡散され
てエミッタ領域２３が形成される。
次に第２図＋１）に示すようにリアクティブイオンエツ
チングまたはイオンミーリングによって外部ベース上の
酸化膜（ＳｉＯ２）２１ｂを除去する。
チングまたはイオンミーリングによって外部ベース上の
酸化膜（ＳｉＯ２）２１ｂを除去する。
次に第２図＋ｍｌに示すようにスパッタまたは蒸着によ
ってＡ文等のメタルまたはメタルシリサイＦ２４を形成
するとエミッタ領域は段差が付いているためメタルまた
はメタルシリサイド２４ａは酸化Ｍ＊２１ｃの上にも付
着する。
ってＡ文等のメタルまたはメタルシリサイＦ２４を形成
するとエミッタ領域は段差が付いているためメタルまた
はメタルシリサイド２４ａは酸化Ｍ＊２１ｃの上にも付
着する。
これらのメタルまたはメタルシリサイド２４゜２４８を
カバーリングするように絶縁１１ｉｉ２５をスパック等
で形成したり、低温（４００℃以下）の気相成長膜を形
成させてもよい。絶縁膜はＳｉＯ２等が選択できる。
カバーリングするように絶縁１１ｉｉ２５をスパック等
で形成したり、低温（４００℃以下）の気相成長膜を形
成させてもよい。絶縁膜はＳｉＯ２等が選択できる。
メタルシリサイドを選択する場合にはポリシリコン等に
比べて抵抗を下げることができるがメタル稈抵抗を下げ
ることはできないが、絶縁膜２５を形成する場合には温
度を上げて膜形成することかできる。
比べて抵抗を下げることができるがメタル稈抵抗を下げ
ることはできないが、絶縁膜２５を形成する場合には温
度を上げて膜形成することかできる。
一方、メタルの場合は抵抗を下げることはできるが絶縁
膜形成時に温度が上げられない問題があり、これらを勘
案してメタルを選択するかメタルシリサイドを選択する
かを定めればよい。
膜形成時に温度が上げられない問題があり、これらを勘
案してメタルを選択するかメタルシリサイドを選択する
かを定めればよい。
次に第２図ｔｎ＋に示すように絶縁膜２５上にレジスト
膜２６を塗布し、イオンミーリングまたはＲＩＥを行う
ことでレジスト２６と酸化膜２５を均一にエツチングす
るように除去する。かくすればエミッタ拡散源たるポリ
シリコン膜１９上の窒化膜２０表面までエツチングさせ
ることができる。
膜２６を塗布し、イオンミーリングまたはＲＩＥを行う
ことでレジスト２６と酸化膜２５を均一にエツチングす
るように除去する。かくすればエミッタ拡散源たるポリ
シリコン膜１９上の窒化膜２０表面までエツチングさせ
ることができる。
ＲＩＥでのエッヂングガス組成ばレジスト膜２６と酸化
ｌ＊２５を同時にエツチングできる。例えばＣｌ４Ｆ３
＋０２等を用いることができる。
ｌ＊２５を同時にエツチングできる。例えばＣｌ４Ｆ３
＋０２等を用いることができる。
次に第２図（０１に示すようにレジスト２６を剥離する
。
。
次に第２図（ｐｉに示すようにベースのメタル２４をパ
ターニングしてプラズマまたはスパックにてＳｉＮまた
はＳｉＯ２膜２７を成長させる。
ターニングしてプラズマまたはスパックにてＳｉＮまた
はＳｉＯ２膜２７を成長させる。
更にレジスト２８を塗布してベース部、エミッタ部及び
コレクタ部分の窓開きを行う。
コレクタ部分の窓開きを行う。
この場合、ベース部分は酸化膜２５と窒化膜２７部分よ
りなるとするとこれらはエツチングレートが異なるので
ドライエツチングすることが好ましく、エミッタ部分は
窒化膜または酸化膜２７のみであるからエミッタ部とベ
ース部の窓開けは別工程で行うことが好ましい。
りなるとするとこれらはエツチングレートが異なるので
ドライエツチングすることが好ましく、エミッタ部分は
窒化膜または酸化膜２７のみであるからエミッタ部とベ
ース部の窓開けは別工程で行うことが好ましい。
最後に第２図（ｑ＞に示すようにレジスト２８を除去し
た後に窓開き部分にＡ又電極２９を形成するようにする
。
た後に窓開き部分にＡ又電極２９を形成するようにする
。
（７）発明の効果
以上、詳細に説明したように本発明の構成の半導体装置
によれば、極めて小型になるだけでなく、ベースをエミ
ッタに近接配置できるので冒頭で説明したＮ Ｔ Ｌに
集積化したときのゲート当りの速度は１００ｐ’ｓ程度
に向上させることができた。これはＥＥｌ ｃに比べて
劣るが退席のバイポーラ型の最高技術を用いて集積化し
たＮＴＬのゲート当りの速度１５０ｐｓに比べてかなり
高速であり、更に第２図（ｑｌに示すようにエミソク、
ヘース領域が平坦に構成されるので配線パターニングが
極めて容易であるたりてなく製造工程もＥ、Ｅ、Ｉ Ｃ
に比べて簡単である特徴を有するものである。
によれば、極めて小型になるだけでなく、ベースをエミ
ッタに近接配置できるので冒頭で説明したＮ Ｔ Ｌに
集積化したときのゲート当りの速度は１００ｐ’ｓ程度
に向上させることができた。これはＥＥｌ ｃに比べて
劣るが退席のバイポーラ型の最高技術を用いて集積化し
たＮＴＬのゲート当りの速度１５０ｐｓに比べてかなり
高速であり、更に第２図（ｑｌに示すようにエミソク、
ヘース領域が平坦に構成されるので配線パターニングが
極めて容易であるたりてなく製造工程もＥ、Ｅ、Ｉ Ｃ
に比べて簡単である特徴を有するものである。
第１図は従来のＥＥＩＣ構造の側断面図、第２図＋ａｌ
乃至ｔｑ＋は本発明の半導体装置の製造工程を示すセル
ファライン型半導体素子の側断面図である。 １・・・一基板、 ２・・・埋込み層、 ３・・・コレ
クタ拡散層、 ４．２２・・・ベース拡散層、 ５．２
３・・・エミッタ拡散源、 ６・・・逆台形状ポリシリ
コン層、 ７，８．９・・・配線電極、 １１． １２
． ２ ！ ａ、 ２ ｌ ｂ。 ２１ｃ、２４・・・酸化膜、 １５．２０・・・ＳｉＮ
膜、 １９・・・ポリシリコン膜、 ２２・・・メタル
またはメタルシリザイド、 ２８・・・レジスト膜、
２７ｃ、２９・・・電極。 １ｉ！１１部 翼 ２１図 箪Ｚ図 第２品
乃至ｔｑ＋は本発明の半導体装置の製造工程を示すセル
ファライン型半導体素子の側断面図である。 １・・・一基板、 ２・・・埋込み層、 ３・・・コレ
クタ拡散層、 ４．２２・・・ベース拡散層、 ５．２
３・・・エミッタ拡散源、 ６・・・逆台形状ポリシリ
コン層、 ７，８．９・・・配線電極、 １１． １２
． ２ ！ ａ、 ２ ｌ ｂ。 ２１ｃ、２４・・・酸化膜、 １５．２０・・・ＳｉＮ
膜、 １９・・・ポリシリコン膜、 ２２・・・メタル
またはメタルシリザイド、 ２８・・・レジスト膜、
２７ｃ、２９・・・電極。 １ｉ！１１部 翼 ２１図 箪Ｚ図 第２品
Claims (1)
- 基板にコレクタ領域形成後、窓開きのなされたベース、
エミッタ領域上にヒ素等をドープしたポリシリコン膜を
形成し、該ポリシリコン股上に窒化シリコン等の第１の
絶縁膜を形成して、エミッタ領域部分のみに該ポリシリ
コン及び第１の絶縁物を残すようにパターニングし、残
されたポリシリコン膜のサイドに酸化膜を形成し、ベー
ス及びエミッタ領域の拡散後に該パターニング部と基板
表面を覆うようにメタルまたはメタルシリサイドを形成
し、更にその上に第２の絶縁膜を形成して、エミッタ領
域の１２の峻縁膜を除去し、該メタルまたはメタルシリ
サイドをベース電極としたごとを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174775A JPS5963762A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174775A JPS5963762A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963762A true JPS5963762A (ja) | 1984-04-11 |
Family
ID=15984446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174775A Pending JPS5963762A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147572A (ja) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61290762A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-10-05 JP JP57174775A patent/JPS5963762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147572A (ja) * | 1984-12-20 | 1986-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61290762A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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