JPH05120121A - 番地変換機能付記憶装置 - Google Patents
番地変換機能付記憶装置Info
- Publication number
- JPH05120121A JPH05120121A JP3308395A JP30839591A JPH05120121A JP H05120121 A JPH05120121 A JP H05120121A JP 3308395 A JP3308395 A JP 3308395A JP 30839591 A JP30839591 A JP 30839591A JP H05120121 A JPH05120121 A JP H05120121A
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Abstract
(57)【要約】
【目的】 Ｍ行Ｎ列の情報記憶部をもつ記憶装置におい
て、記憶部の内容を変更せずに、任意の行又は列の入れ
かわった記憶素子の選択を可能にする。 【構成】 仮行列番号生成部２は、入力された番地信号
ｉに従って仮行番号ｍ′と仮列番号ｎ′を生成する。列
対応変換部３は、列対応変換規則により仮列番号ｎ′を
実列番号ｎに変換する。行対応変換部４は、行対応変換
規則により仮行番号ｍ′を実行番号ｍに変換する。この
結果、情報記憶部５においては、入力された番地信号ｉ
で示されるｍ′行ｎ′列の記憶素子にかわって、ｍ行ｎ
列の記憶素子が選択される。行及び列対応変換規則は、
制御部１からあらかじめ行対応変換部４と列対応変換部
３に与えておく。
て、記憶部の内容を変更せずに、任意の行又は列の入れ
かわった記憶素子の選択を可能にする。 【構成】 仮行列番号生成部２は、入力された番地信号
ｉに従って仮行番号ｍ′と仮列番号ｎ′を生成する。列
対応変換部３は、列対応変換規則により仮列番号ｎ′を
実列番号ｎに変換する。行対応変換部４は、行対応変換
規則により仮行番号ｍ′を実行番号ｍに変換する。この
結果、情報記憶部５においては、入力された番地信号ｉ
で示されるｍ′行ｎ′列の記憶素子にかわって、ｍ行ｎ
列の記憶素子が選択される。行及び列対応変換規則は、
制御部１からあらかじめ行対応変換部４と列対応変換部
３に与えておく。
Description
【０００１】
【産業上の利用分野】本発明は、記憶素子を２次元に配
置して情報を記憶する記憶装置に係り、特に、二次元情
報の記憶位置を変えることなく、その任意の行と行、任
意の列と列を入れ替えたことと同等の効果を得る番地変
換機能付記憶装置に関するものである。
置して情報を記憶する記憶装置に係り、特に、二次元情
報の記憶位置を変えることなく、その任意の行と行、任
意の列と列を入れ替えたことと同等の効果を得る番地変
換機能付記憶装置に関するものである。
【０００２】
【従来の技術】２次元に配列された情報の行／列の入れ
替え処理は、画像処理において比較的単純な処理によっ
て効果の大きい暗号化の分野等で有用である。従来、こ
の種の情報の行／列の入れ替え処理は、一般にＣＰＵ
（中央演算処理部）と汎用のメモリを用いてソフトウエ
アによって行っていた。
替え処理は、画像処理において比較的単純な処理によっ
て効果の大きい暗号化の分野等で有用である。従来、こ
の種の情報の行／列の入れ替え処理は、一般にＣＰＵ
（中央演算処理部）と汎用のメモリを用いてソフトウエ
アによって行っていた。
【０００３】
【発明が解決しようとする課題】上記従来技術では、画
像処理等において、大量のデータについて行／列の入れ
替え処理をする必要がある場合、処理時間が増大し、さ
らにＣＰＵの負担も増加する問題があった。
像処理等において、大量のデータについて行／列の入れ
替え処理をする必要がある場合、処理時間が増大し、さ
らにＣＰＵの負担も増加する問題があった。
【０００４】本発明の目的は、２次元に配列された情報
群を、該情報の記憶位置を変えることなく、即ち、記憶
部の内部を変更することなく、その任意の行と行、任意
の列と列を入れ替えたのと同等の効果を得る番地変換機
能付記憶装置を提供することにある。
群を、該情報の記憶位置を変えることなく、即ち、記憶
部の内部を変更することなく、その任意の行と行、任意
の列と列を入れ替えたのと同等の効果を得る番地変換機
能付記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｍ行Ｎ列の情報記憶部を持ち、Ｍ×Ｎ個
の連続した情報位置番地をとる記憶装置に、与えられた
情報位置番地信号から、前記記憶部の仮行位置番号と仮
列位置番号を生成する仮行列番号生成部と、前記仮行位
置番号を行対応変換規則により前記記憶部の実行位置番
号に変換する行対応変換部と、前記仮列位置番号を列対
応変換規則により前記記憶部の実列位置番号に変換する
列対応変換部とを設けたことを特徴とする。
に、本発明は、Ｍ行Ｎ列の情報記憶部を持ち、Ｍ×Ｎ個
の連続した情報位置番地をとる記憶装置に、与えられた
情報位置番地信号から、前記記憶部の仮行位置番号と仮
列位置番号を生成する仮行列番号生成部と、前記仮行位
置番号を行対応変換規則により前記記憶部の実行位置番
号に変換する行対応変換部と、前記仮列位置番号を列対
応変換規則により前記記憶部の実列位置番号に変換する
列対応変換部とを設けたことを特徴とする。
【０００６】
【作用】本発明では、与えられた情報位置番地信号ｉに
従って仮行位置番号ｍ′と仮列位置番号ｎ′を生成した
後、仮行位置番号ｍ′を実行位置番号ｍに変換し、仮列
位置番号ｎ′を実列位置番号ｎ′に変換する。これによ
り、与えられた情報位置番地信号ｉで示されるｍ′行
ｎ′列位置の記憶素子にかわって、ｍ行ｎ列位置の記憶
素子を選択することができ、記憶部の内部を変更せず
に、行又は列の入れかわった任意の情報位置番地の記憶
素子に情報の読み書きが可能になる。
従って仮行位置番号ｍ′と仮列位置番号ｎ′を生成した
後、仮行位置番号ｍ′を実行位置番号ｍに変換し、仮列
位置番号ｎ′を実列位置番号ｎ′に変換する。これによ
り、与えられた情報位置番地信号ｉで示されるｍ′行
ｎ′列位置の記憶素子にかわって、ｍ行ｎ列位置の記憶
素子を選択することができ、記憶部の内部を変更せず
に、行又は列の入れかわった任意の情報位置番地の記憶
素子に情報の読み書きが可能になる。
【０００７】
【実施例】以下、本発明の一実施例について図面により
説明する。
説明する。
【０００８】図１は本発明の番地変換機能付記憶装置の
一実施例の全体ブロック図を示したもので、１は全体の
制御部、２は仮行列番号生成部、３は列対応変換部、４
は行対応変換部、５はＭ行Ｎ列の情報記憶部、１０は制
御入力部、１１は情報入出力部である。
一実施例の全体ブロック図を示したもので、１は全体の
制御部、２は仮行列番号生成部、３は列対応変換部、４
は行対応変換部、５はＭ行Ｎ列の情報記憶部、１０は制
御入力部、１１は情報入出力部である。
【０００９】制御入力部１０に入力された行／列変換規
則情報は、信号線２１を介して制御部１に送られ、該制
御部１から、行対応変換規則は信号線２４を介して行対
応変換部４へ送られ、列対応変換規則は信号線２３を介
して列対応変換部３へ送られる。
則情報は、信号線２１を介して制御部１に送られ、該制
御部１から、行対応変換規則は信号線２４を介して行対
応変換部４へ送られ、列対応変換規則は信号線２３を介
して列対応変換部３へ送られる。
【００１０】制御入力部１０に入力された情報位置番地
信号（番地コード）ｉは、信号線２２を介して仮行列番
号生成部２へ送られ、該番地コードに対応した仮行位置
番号ｍ′と仮列位置番号ｎ′にデコードされる。この仮
行位置番号ｍ′は信号線２８を介して行対応変換部４へ
送られ、仮列位置番号ｎ′は信号線２６を介して列対応
変換部３へ送られる。
信号（番地コード）ｉは、信号線２２を介して仮行列番
号生成部２へ送られ、該番地コードに対応した仮行位置
番号ｍ′と仮列位置番号ｎ′にデコードされる。この仮
行位置番号ｍ′は信号線２８を介して行対応変換部４へ
送られ、仮列位置番号ｎ′は信号線２６を介して列対応
変換部３へ送られる。
【００１１】行対応変換部４へ送られた仮行位置番号
ｍ′は行対応変換規則により実行位置番号ｍに変換さ
れ、信号線２９を介して情報記憶部５に送られる。列対
応変換部３に送られた仮列位置番号ｎ′は、列対応変換
規則により実列位置番号ｎに変換され、信号線２７を介
して情報記憶部５に送られる。この結果、情報記憶部５
においては、実行位置番号ｍと実列位置番号ｎで示され
た記憶素子が選択（アクセス）される。
ｍ′は行対応変換規則により実行位置番号ｍに変換さ
れ、信号線２９を介して情報記憶部５に送られる。列対
応変換部３に送られた仮列位置番号ｎ′は、列対応変換
規則により実列位置番号ｎに変換され、信号線２７を介
して情報記憶部５に送られる。この結果、情報記憶部５
においては、実行位置番号ｍと実列位置番号ｎで示され
た記憶素子が選択（アクセス）される。
【００１２】制御入力部１０に入力された書込み／読出
し制御信号は信号線２１を介して制御部１に送られ、該
制御部１から信号線２５を介して情報入出力部１１に送
られる。情報入出力部１１では、書込み制御信号を受け
取ると、書込み情報を信号線３１を介して情報記憶部５
に送る。この情報は、情報記憶部５において実行位置番
号ｍと実列位置番号ｎで示された記憶素子に書き込まれ
る。また、情報入出力部１１では、読出し制御信号を受
け取ると、情報記憶部５において実行位置番号ｍと実列
位置番号ｎで示された記憶素子から読出された情報を信
号線３０を介して受け取る。
し制御信号は信号線２１を介して制御部１に送られ、該
制御部１から信号線２５を介して情報入出力部１１に送
られる。情報入出力部１１では、書込み制御信号を受け
取ると、書込み情報を信号線３１を介して情報記憶部５
に送る。この情報は、情報記憶部５において実行位置番
号ｍと実列位置番号ｎで示された記憶素子に書き込まれ
る。また、情報入出力部１１では、読出し制御信号を受
け取ると、情報記憶部５において実行位置番号ｍと実列
位置番号ｎで示された記憶素子から読出された情報を信
号線３０を介して受け取る。
【００１３】図２に、仮行列番号生成部２、列対応変換
部３及び行対応変換部４により、入力された情報位置番
地信号ｉから実行位置番号ｍと実列位置番号ｎを生成す
る処理の流れを示す。ここでは、Ｍ＝Ｎ＝４とし、情報
記憶部５は４行４列で構成されるとする。また、行／列
対応変換部３，４は４×４のマトリックス・スイッチに
より構成され、行／列対応変換規則によりあらかじめ所
望のスイッチがオンされているとする。図２中、黒丸が
オン状態のスイッチを示す。
部３及び行対応変換部４により、入力された情報位置番
地信号ｉから実行位置番号ｍと実列位置番号ｎを生成す
る処理の流れを示す。ここでは、Ｍ＝Ｎ＝４とし、情報
記憶部５は４行４列で構成されるとする。また、行／列
対応変換部３，４は４×４のマトリックス・スイッチに
より構成され、行／列対応変換規則によりあらかじめ所
望のスイッチがオンされているとする。図２中、黒丸が
オン状態のスイッチを示す。
【００１４】情報位置番地信号ｉは４ビットの２進数
で、４行４列の情報記憶部５のすべての番地を表すこと
が出来る。以下では、ｉ＝６（２進数で０１１０）とし
て説明する。
で、４行４列の情報記憶部５のすべての番地を表すこと
が出来る。以下では、ｉ＝６（２進数で０１１０）とし
て説明する。
【００１５】仮行列番号生成部２では、入力された情報
位置番地信号（番地コード）ｉの上位２ビット（０
１2）をデコードして仮列位置番号ｎ′（第１列）を、
下位２ビット（１０2）をデコードして仮行位置番号
ｍ′（第２行）を生成する。仮列位置番号ｎ′（第１
列）は４×４のマトリックス・スイッチにより構成され
た列対応変換部３に入力され、実列位置番号ｎ（第１
列）に変換される（例では、変換前と変換後の列位置は
同じである）。同様に、仮行位置番号ｍ′（第２行）は
行対応変換部４で実列位置番号ｍ（第１行）に変換され
る。この実行位置番号ｍ（第１行）と実列位置番号ｎ
（第１列）により、情報記憶部５の１行１列位置の記憶
素子５１が選択される。なお、入力された情報位置番地
信号ｉ＝６（２進数で０１１０）について変換処理を施
こさないと、情報記憶部５の２行１列位置の記憶素子５
２が選択されることになる。
位置番地信号（番地コード）ｉの上位２ビット（０
１2）をデコードして仮列位置番号ｎ′（第１列）を、
下位２ビット（１０2）をデコードして仮行位置番号
ｍ′（第２行）を生成する。仮列位置番号ｎ′（第１
列）は４×４のマトリックス・スイッチにより構成され
た列対応変換部３に入力され、実列位置番号ｎ（第１
列）に変換される（例では、変換前と変換後の列位置は
同じである）。同様に、仮行位置番号ｍ′（第２行）は
行対応変換部４で実列位置番号ｍ（第１行）に変換され
る。この実行位置番号ｍ（第１行）と実列位置番号ｎ
（第１列）により、情報記憶部５の１行１列位置の記憶
素子５１が選択される。なお、入力された情報位置番地
信号ｉ＝６（２進数で０１１０）について変換処理を施
こさないと、情報記憶部５の２行１列位置の記憶素子５
２が選択されることになる。
【００１６】
【発明の効果】以上の説明から明らかな如く、本発明の
番地変換機能付記憶装置では、２次元に配列された情報
群を該情報の記憶位置を変えることなく、その任意の行
と行、任意の列と列を入れ替えたのと同等の効果を得る
ことが可能となり、画像処理等において、大量の画像情
報の行／列の入れ替え処理が短時間に行える利点があ
る。
番地変換機能付記憶装置では、２次元に配列された情報
群を該情報の記憶位置を変えることなく、その任意の行
と行、任意の列と列を入れ替えたのと同等の効果を得る
ことが可能となり、画像処理等において、大量の画像情
報の行／列の入れ替え処理が短時間に行える利点があ
る。
【図１】本発明の番地変換機能付記憶装置の一実施例の
ブロック図である。
ブロック図である。
【図２】入力された情報位置番地信号から記憶部の実行
／列番号の生成する処理の具体例を示す図である。
／列番号の生成する処理の具体例を示す図である。
１ 制御部 ２ 仮行列番号生成部 ３ 列対応変換部 ４ 行対応変換部 ５ 情報記憶部 １０ 制御入力部 １１ 情報入出力部
Claims (1)
- 【請求項１】 複数の記憶素子がＭ行Ｎ列の２次元に配
置されてなる情報記憶部と、 与えられた情報位置番地信号から、前記記憶部の仮行位
置番号と仮列位置番号を生成する仮行列番号生成部と、 前記仮行位置番号を行対応変換規則により前記記憶部の
実行位置番号に変換する行対応変換部と、 前記仮列位置番号を列対応変換規則により前記記憶部の
実列位置番号に変換する列対応変換部と、 を具備していることを特徴とする番地変換機能付記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308395A JPH05120121A (ja) | 1991-10-28 | 1991-10-28 | 番地変換機能付記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308395A JPH05120121A (ja) | 1991-10-28 | 1991-10-28 | 番地変換機能付記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120121A true JPH05120121A (ja) | 1993-05-18 |
Family
ID=17980550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308395A Pending JPH05120121A (ja) | 1991-10-28 | 1991-10-28 | 番地変換機能付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907473B2 (en) | 2007-07-23 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor memory device and data storage method including address conversion circuit to convert coordinate information of data into one-dimensional information to amplifier |
-
1991
- 1991-10-28 JP JP3308395A patent/JPH05120121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907473B2 (en) | 2007-07-23 | 2011-03-15 | Renesas Electronics Corporation | Semiconductor memory device and data storage method including address conversion circuit to convert coordinate information of data into one-dimensional information to amplifier |
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