JPH05120125A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 いままでのソフトウェアやハードウェアをで
きるだけ継承して処理能力（平均メモリアクセス速度）
を向上できるデータ処理装置を実現する。 【構成】 主記憶装置６０とは別個に、プログラム及び
データの内のアクセス頻度が高いものを格納する高速メ
モリ１２を設ける。高速メモリ１２は、高速を期してい
るのでＣＰＵ１１の近傍に配置する。ここで、高速メモ
リ１２のアドレス空間は主記憶装置６０のアドレス空間
の一部と同一にする。この重複アドレス空間に対しては
高速メモリ１２を有効とする。そのため、重複アドレス
空間のアクセスを検出する高速メモリアクセス検出回路
１４と、この検出時に主記憶装置６０のアクセスを抑止
するアクセス抑止回路２３とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置（ＣＰＵ）
及び主記憶装置からなるデータ処理装置に関し、例え
ば、自動交換処理装置に適用し得るものである。

【０００２】

【従来の技術】例えば、自動交換処理装置も、一般的な
データ処理装置と同様に、プログラムとこのプログラム
処理に必要となるデータを記憶する主記憶装置と、これ
らプログラム及びデータに基づいて多数のタスク処理を
行なうＣＰＵとから構成されている。このような自動交
換処理装置では、一般的に、主記憶装置に、安価かつ集
積度が高いダイナミックＲＡＭが使用されている。

【０００３】自動交換処理装置の処理能力は、装置が主
記憶装置に格納されているプログラムやデータをアクセ
スして動作するものであるので、そのアクセス時間によ
ってほぼ決定される。自動交換処理装置では、数千のタ
スクがリアルタイムで動作するものであるので、処理能
力に対する要求が高く、より高い処理能力が求められて
いる。

【０００４】ダイナミックＲＡＭを使用した主記憶装置
を有する自動交換処理装置を、より処理能力を高くする
方法として、以下のような方法が既に実施されている。

【０００５】（１）主記憶装置を構成するメモリとして
高速なメモリ（スタティックＲＡＭ）に変更し、主記憶
装置のアクセス時間を短縮する。

【０００６】（２）ＣＰＵからの１回のアクセス要求に
対して、連続する複数のアドレスのメモリのアクセスを
開始し、次回のＣＰＵのアクセス要求に対して先行して
データを準備する。すなわち、いわゆるインターリーブ
方式を適用する。

【０００７】（３）ＣＰＵの内部又は近傍に高速に動作
するメモリバッファ（キャッシュメモリ）を具備し、こ
のメモリバッファ上に頻繁に又は繰返し使用されるプロ
グラムやデータを格納し、この高速メモリバッファ上で
処理させる。すなわち、いわゆるキャッシュメモリ方式
を適用する。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た（１）〜（３）の方法はそれぞれ、以下のような問題
を有する。

【０００９】（１）高速メモリ素子（スタティックＲＡ
Ｍ）を用いる方法の課題 一般に、スタティックＲＡＭは、ダイナミックＲＡＭに
比べてコストも高く集積率も落ちる。従って、同一のメ
モリ量を全て高速化しようとした場合、高い部品をより
多く使用することになり、自動交換処理装置がコストア
ップし、かつ大型化する。また、自動交換処理装置で許
されている実装スロット（メモリモジュールを実装する
ためのスロット）の数で実現できない可能性もある。こ
のような場合には、装置やバックボードを変更する必要
があり、高速メモリ素子への変更によって既存の構成を
そのまま継承できないことになる。

【００１０】そこで、図２に示すように、一部のメモリ
だけに高速メモリを適用することが考えられている。す
なわち、図２（Ａ）に示すように、例えば３２ビットＣ
ＰＵを搭載したＣＰＵパッケージ１と４個のメモリパッ
ケージ２〜５とをデータ幅が１６ビットのデータバスを
介して接続し、４個のメモリパッケージ２〜５のうち１
個のメモリパッケージ２に高速メモリを搭載し、他のメ
モリパッケージ３〜５に低速メモリを搭載する。ここ
で、高速メモリに頻繁に又は繰返し利用されるプログラ
ムやデータを格納することで全体としての処理能力を向
上させる。この場合において、アドレス空間を図２
（Ｂ）に示すように高速メモリと低速メモリとで連続さ
せる。

【００１１】しかしながら、上述したように高速メモリ
たるスタティックＲＡＭの集積率と低速メモリたるダイ
ナミックＲＡＭの集積率は異なり、そのため、図２
（Ｂ）に示す理想的な、すなわちアドレスが連続してい
るアドレス空間を構成することは実際上無理である。

【００１２】すなわち、実際上は、図２（Ｃ）に示すよ
うに、高速メモリについてのアドレス空間は高速メモリ
が搭載されているメモリパッケージ２に対するアドレス
空間の一部だけとなる。そのため、アドレス空間の連続
性がなくなる。ここで、若いアドレスに基本プログラム
を有する装置では、ソフトウェアからみたアドレスが非
連続となって、このような新たな方法を採用することに
よりソフトウェアの継承性に支障をきたす。

【００１３】なお、３２ビットＣＰＵを適用し、かつ、
高速メモリを適用しても、システムバスのデータ幅が１
６ビットの場合には、メモリのアクセスは１６ビットで
行なわれ、高速メモリ化した効果が半減してしまう。

【００１４】（２）インターリーブ方式を適用した方法
の課題 アクセスされたアドレスの次のアドレスの命令コマンド
やデータをも取出すために、主記憶装置のハードウェア
が大きくなり、コストアップとなる。

【００１５】また、このインターリーブ方式は、プログ
ラム処理の連続性に大きく係わるため、交換処理プログ
ラムのような数千のタスクがリアルタイムで処理される
（すなわちアドレスが頻繁に飛び跳ねる）プログラムに
係る装置では、さほど処理能力が向上しない。

【００１６】（３）キャッシュメモリ方式を適用した方
法の課題 この方式を適用する場合には高速回路技術が必要とな
り、また、キャッシュメモリの情報（命令やデータ）の
置換え制御や連想制御のための構成が必要であってハー
ドウェアが大きくなり、コストアップとなる。

【００１７】また、キャッシュメモリ上の内容と主記憶
装置上の内容との一致を保証するためにソフトウェア的
な制御が必要であり、高速化のためにこの方法を採用す
る場合には、ソフトウェアの変更が必要であって既存の
ソフトウェアを継承することができない。

【００１８】さらに、キャッシュメモリ方式も、プログ
ラム処理の連続性に大きく係わるため、交換処理プログ
ラムのような数千のタスクがリアルタイムで処理される
プログラムに係る装置では、さほど処理能力が向上しな
い。

【００１９】以上のように、従来提供されている高速化
方法（１）〜（３）は、ＯＳを含めたソフトウェアやハ
ードウェアを継承して、装置のコストアップを最小限度
に止めたり、構成の大型化を防止しようとしたりする場
合には必ずしも適切なものではない。

【００２０】特に、自動交換処理装置は、タスクスイッ
チが多い、タスク間通信が多い、複数のタスクで共通に
アクセスされるプログラムが多い等の特徴を有する自動
交換処理プログラムを有するため、このような高速化方
法を適用してもさほど処理能力が向上しない。

【００２１】このような従来方法の課題は、自動交換処
理装置の場合についてのみ生じるものではなく、ランダ
ムに発生された複数の処理要求に応じて多数のタスク処
理を実行するデータ処理装置に広く生じるものである。

【００２２】本発明は、以上の点を考慮してなされたも
のであり、いままでのソフトウェアやハードウェアをで
きるだけ継承してコストアップを最小限に押さえて処理
能力を向上させることができる、複数のタスクを並列処
理するデータ処理装置を提供しようとするものである。

【００２３】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、プログラム及びこのプログラム
処理に必要なデータを記憶する主記憶装置と、これらプ
ログラム及びデータに基づいて、ランダムに発生された
処理要求に応じて多数のタスク処理を実行する中央処理
装置とを備えたデータ処理装置において、以下の各手段
を設けるようにした。

【００２４】すなわち、中央処理装置の近傍に、主記憶
装置を構成するメモリより高速に動作するメモリであっ
て、主記憶装置のアドレス空間の一部と同一のアドレス
空間が割り当てられた高速メモリと、この高速メモリへ
のアクセスを検出して主記憶装置に検出信号を与える高
速メモリアクセス検出手段とを設けると共に、主記憶装
置に、高速メモリアクセス検出手段から検出信号が与え
られたときに、アクセス動作を抑止するアクセス抑止手
段を設けた。そして、高速メモリに、上述のプログラム
及びデータの内のアクセス頻度が高いものを格納するよ
うにした。

【００２５】

【作用】キャッシュメモリ方式やインターリーブ方式に
よらずに、高速化する場合には高速メモリを利用するこ
とになるが、主記憶装置を構成する全てのメモリを高速
メモリとすることも、また、主記憶装置の一部のメモリ
を高速メモリとすることも上述のように課題がある。

【００２６】そこで、主記憶装置とは別個に高速メモリ
を設けることとした。このような高速メモリの配置位置
は、高速を期しているので中央処理装置の近傍である。

【００２７】既存のソフトウェアの継承等を考慮する
と、中央処理装置からみたアドレス空間は連続するもの
であることが好ましい。そこで、新たに設けられた高速
メモリのアドレス空間も既存のアドレス空間の一部とし
た。すなわち、主記憶装置のアドレス空間の一部とし
た。このようにすると、主記憶装置と高速メモリとで当
然にアドレス空間が一部重複し、このような重複アドレ
ス空間に中央処理装置がアクセスしたときに問題とな
る。そこで、重複アドレス空間に対しては、高速メモリ
を有効とすることとし、そのようなアドレス空間のアク
セスを検出する高速メモリアクセス検出手段を高速メモ
リと関連して設け、他方、この検出時に主記憶装置のア
クセスを抑止するアクセス抑止手段を主記憶装置に設け
た。

【００２８】高速メモリを設けてもその高速メモリへの
アクセスが少ない場合には、設けた意義（高速化）が少
なく、そこで、このような高速メモリにはプログラム及
びデータの内のアクセス頻度が高いものを格納するよう
にした。

【００２９】

【実施例】以下、本発明を自動交換処理装置に適用した
一実施例を図面を参照しながら詳述する。

【００３０】図１は、この実施例による自動交換処理装
置におけるデータ処理構成を示すものである。図１にお
いて、データ処理構成として、ＣＰＵパッケージ１０
と、４個（説明の便宜上４個としている）のメモリパッ
ケージ２０、３０、４０、５０でなる主記憶装置６０と
が設けられており、ＣＰＵパッケージ１０及び主記憶装
置６０間は、例えば１６ビット幅のシステムデータバス
を介して接続されている。

【００３１】ＣＰＵパッケージ１０には、３２ビットＣ
ＰＵ１１と高速メモリ（チップ群）１２と高速メモリ制
御回路１３とが設けられている。高速メモリ１２は例え
ばスタティックＲＡＭでなる。ＣＰＵ１１及び高速メモ
リ１２間は、例えば３２ビットのデータ幅の内部データ
バスを介して接続されており、この内部データバスの半
数が上述したシステムバスに接続されている。高速メモ
リ１２には、後述するような頻繁に又は繰返し用いられ
る固定的な情報（命令コード及びデータ）が格納されて
いる。高速メモリ制御回路１３は、高速メモリ１２に対
して周知のメモリ制御動作を実行するものである。

【００３２】なお、高速メモリ１２の容量は、１個のメ
モリパッケージの容量より小さくなされている。

【００３３】この実施例の場合、ＣＰＵパッケージ１０
にはさらに、高速メモリ１２に関連して高速メモリアク
セス検出回路１４が設けられている。高速メモリアクセ
ス検出回路１４は、ＣＰＵ１１による高速メモリ１２に
対するアクセスを監視して、アクセスを検出した場合
に、主記憶装置アクセス抑止信号を当該信号専用の信号
ラインに出力するものである。例えば、高速メモリアク
セス検出回路１４は、ＣＰＵ１１が出力したアドレスが
高速メモリ１２のアドレス空間内のものであるときに、
主記憶装置アクセス抑止信号を出力する。この例の場合
には、高速メモリアクセス検出回路１４は、専用回路で
構成しなくても高速メモリ制御回路１３内の構成を利用
できる。

【００３４】各メモリパッケージ２０、３０、４０、５
０にはそれぞれ、低速メモリ（チップ群）２１、３１、
４１、５１と、これらに対するメモリ制御回路２２、３
２、４２、５２とが搭載されている。搭載されている低
速メモリ２１、３１、４１、５１は、例えばダイナミッ
クＲＡＭでなる。これら低速メモリ２１、３１、４１、
５１には、後述するように、自動交換処理プログラム
（データを含む）のうち、高速メモリ１２に格納された
以外のものが格納される。メモリ制御回路２２、３２、
４２、５２は、アドレスをデコーダして各種のコントロ
ール信号を発生したり、ロウアドレス及びカラムアドレ
スにマルチプレックスしたりする等の周知のメモリ制御
動作を行なうものである。

【００３５】この実施例の場合、最も若いアドレスに係
るメモリパッケージ２０には、メモリアクセス抑止回路
２３が設けられている。メモリアクセス抑止回路２３
は、上述した高速メモリアクセス検出回路１４から主記
憶装置アクセス抑止信号が与えられたとき、このメモリ
パッケージ２０の低速メモリ２１に対するアクセスを抑
止する。すなわち、メモリ制御回路２２に対して抑止制
御信号を与えて抑止させる。メモリアクセス抑止回路２
３は、例えば、低速メモリ２１内のメモリ素子に与える
ロウアドレスストローブ信号（ＲＡＳ）やカラムアドレ
スストローブ信号（ＣＡＳ）が有意なものとなることを
防止するようにメモリ制御回路２２を制御する。又は、
メモリアクセス抑止回路２３は、例えば、低速メモリ２
１内のメモリ素子に与えるチップイネーブル信号（Ｃ
Ｅ）やアウトプットイネーブル信号（ＯＥ）が有意なも
のとなることを防止するようにメモリ制御回路２２を制
御する。

【００３６】上述のように、ＣＰＵパッケージ１０に高
速メモリアクセス検出回路１４を設けると共に、メモリ
パッケージ２０にメモリアクセス抑止回路２３を設ける
ようにしたのは、この実施例の場合、高速メモリ１２の
アドレス空間と低速メモリ２１の一部アドレス空間を重
複させたためである。

【００３７】図３は、この実施例によるアドレス空間を
示す説明図である。図３（Ａ）は高速メモリ１２のアド
レス空間を示し、アドレスＡＤ１からアドレスＡＤ６が
割り当てられている。図３（Ｂ）は主記憶装置６０のア
ドレス空間を示し、メモリパッケージ２０に対してはア
ドレスＡＤ１からアドレスＡＤ２が割り当てられ、メモ
リパッケージ３０に対してはアドレスＡＤ２＋１（ＡＤ
２の次のアドレスを意味する）からアドレスＡＤ３が割
り当てられ、メモリパッケージ４０に対してはアドレス
ＡＤ３＋１からアドレスＡＤ４が割り当てられ、メモリ
パッケージ５０に対してはアドレスＡＤ４＋１からアド
レスＡＤ５が割り当てられている。従って、メモリパッ
ケージ２０のアドレスがＡＤ１〜ＡＤ６の空間は、高速
メモリ１２のアドレス空間と等しい。

【００３８】そのため、なんらの調停回路を設けずに、
ＣＰＵ１１が、アドレス空間ＡＤ１〜ＡＤ６内のアドレ
スをアクセスしようとした場合には、高速メモリ１２及
びメモリパッケージ２０が同時に動作することになる。
そこで、ＣＰＵ１１が、アドレス空間ＡＤ１〜ＡＤ６内
のアドレスをアクセスしようとした場合に、高速メモリ
１２だけが有効に動作するように、上述したように高速
メモリアクセス検出回路１４及びメモリアクセス抑止回
路２３を設けた。従って、低速メモリ２１のアドレス空
間ＡＤ１〜ＡＤ６は存在しないに等しく、自動交換処理
プログラムは格納されていない。

【００３９】そのため、図３（Ｃ）に示すように、自動
交換処理プログラム（データやＯＳを含む）ＰＧの一部
ＰＧ１は高速メモリ１２に格納され、残りの部分ＰＧ２
は、メモリパッケージ２０のアドレスがＡＤ６＋１から
ＡＤ２の空間と他のメモリパッケージ３０、４０、５０
のアドレス空間に格納される。

【００４０】図４は、このように高速メモリ１２と低速
メモリ２１、３１、４１、５１とに振り分けられて格納
される自動交換処理プログラム７０の構成を示す概念図
である。

【００４１】図４において、複数のユーザプロセス（以
下、タスクと呼ぶ）７１０、…、７１ｎは、交換処理の
プロトコルを制御したり、障害検出に対応したりする等
の各種のタスクである。例えば、発呼を検出したときに
起動されるタスクや局線への発信を制御するタスク等の
呼処理の各段階に応じたタスクが含まれる。タスク実行
管理プログラム７２は、複数の呼に対する呼処理が並行
してリアルタイムで実行されているように外部に見せる
ようにその時点で実行するタスクを決定したりする等の
タスクの実行を管理するものである。プロセス間通信制
御プログラム７３は、タスク間のデータ転送を制御する
ものである。ある呼処理段階に係るタスクから次の呼処
理段階に係るタスクに対してデータが引き渡されること
は多い。共通ライブラリ７４は、タスクインタフェース
に係る各種のファイルを格納するものであり、例えば、
タスク間のデータ転送に係る方式を規定するデータ等が
格納されている。システム共通データ７５は、各タスク
に共通な基本的なデータである。局データ７６は、当該
交換機が収納している加入者の電話番号のデータ等であ
る。データベース管理プログラム７７は、この局データ
７６を管理するものである。各種プール７８は、各種タ
スクによってワーキングエリアに格納されたデータを表
している。メモリ管理プログラム７９は、各種プール７
８への格納及び読出しを管理するものである。物理入出
力制御プログラム８０は、シリアルポートやハードディ
スクやフロッピーディスク等の入出力装置に対する物理
的な制御を行なうものである。仮想入出力制御プログラ
ム８１は、各タスクが入出力装置の物理的特性を意識す
ることなく入出力動作するように制御するものである。

【００４２】このような各部分の内、容量は少ないがア
クセス頻度が高い、例えば、タスク実行管理プログラム
７２、プロセス間通信制御プログラム７３、共通ライブ
ラリ７４、システム共通データ７５、データベース管理
プログラム７７、メモリ管理プログラム７９及び仮想入
出力制御プログラム８１を高速メモリ１２に格納してい
る。

【００４３】このようにしたのは、高速メモリ１２が高
速化のためにＣＰＵ１１と同一パッケージ１０に搭載さ
れていて容量が限定されているためであり、また、アク
セス頻度が高いものを高速メモリ１２に格納することで
全体としての処理能力を高めるためである。因に、高速
メモリ１２に格納されたプログラム部分のアクセス割合
は３０％程度であり、そのプログラム部分はプログラム
全体の１０％以下の大きさである。

【００４４】なお、以上のような構成を有する自動交換
処理プログラム７０は、実際上、数千のタスクがリアル
タイムで動作するものであり、タスクの切換えが多い、
タスク間通信が多い、共通にアクセスされるプログラム
が多い等の特徴を有するものである。従って、上述した
ようなメモリアクセスの高速化（装置の能力向上）が求
められているものである。

【００４５】以上のような構成を有し、以上のように高
速メモリ１２及び主記憶装置６０に自動交換処理プログ
ラム７０を振り分けて格納した自動交換処理装置におい
て、ＣＰＵ１１が高速メモリ１２をアクセスしたとす
る。このとき、高速メモリ１２は、指定されたアドレス
から命令コマンドやデータを取出してＣＰＵ１１に転送
する。また、このとき、高速メモリアクセス検出回路１
４は、ＣＰＵ１１による高速メモリ１２に対するアクセ
スを検出して、主記憶装置アクセス抑止信号を当該信号
専用の信号ラインを介して主記憶装置６０に出力する。
第１のメモリパッケージ２０内のメモリアクセス抑止回
路２３は、主記憶装置アクセス抑止信号が与えられる
と、このメモリパッケージ２０の低速メモリ２１に対す
るＣＰＵ１１によるアクセスを抑止する。これにより、
高速メモリ１２から読み出された命令コマンドやデータ
だけが、主記憶装置６０の動作に関係なくＣＰＵ１１に
転送される。

【００４６】従って、上述した実施例によれば、以下の
効果を得ることができる。

【００４７】(1) アクセス頻度が高いプログラム部分を
高速メモリに格納してデータ処理するようにしたので、
アクセスの平均速度が高まり、当該装置の処理能力を向
上させることができる。特に、実施例に係る自動交換処
理装置は、ランダムに発生する処理要求に応じて多数の
タスク処理を実行するものであって、従来、高速化が難
しいものであったので、この効果の意義は大きい。

【００４８】例えば、主記憶装置６０のアクセスは上述
したように１６ビットであってアクセス速度はおよそ６
００ｎｓである。高速メモリ１２上の能力は、アクセス
速度が１８０ｎｓであって３２ビットのアクセスが可能
である。実際上、高速メモリ１２に対してアクセスの６
０％がロングワードアクセス（３２ビットのアクセス）
である。

【００４９】従って、高速メモリ１２のアクセスは主記
憶装置６０のアクセスに比べて、アクセス速度は３．３
（＝６００÷１８０）倍良く、１回のアクセスに係るビ
ット数は１．６（＝（３２×０．６＋１６×０．４）÷
１６）倍良い。その結果、高速メモリ１２の能力は主記
憶装置６０の能力の５．３倍（＝３．３×１．６）であ
る。

【００５０】従来は、主記憶装置６０だけにプログラム
を格納していたので、その能力は主記憶装置６０の能力
に等しい。この実施例の場合、高速メモリ１２及び主記
憶装置６０にプログラムが振り分けられて格納している
ので、これらのアクセス頻度によって記憶装置全体の能
力が定まる。実際上、高速メモリ１２に格納されたプロ
グラム部分のアクセス割合は３０％程度である。

【００５１】従って、主記憶装置６０の５．３倍の能力
を有する高速メモリ１２に対して３０％の割合でアクセ
スし、７０％の割合で主記憶装置６０に対してアクセス
するので、主記憶装置６０だけにプログラムを格納した
場合に比べてアクセス能力（データ処理能力）は、２．
３（＝５．３×０．３＋１×０．７）倍だけ向上する。

【００５２】(2) 既存のソフトウェアを継承することが
できる。すなわち、既存のソフトウェアを高速メモリ１
２及び主記憶装置６０に振り分けるだけであって、その
プログラム部分の変更は必要がない。また、キャッシュ
メモリ方式のように高速メモリの内容を入れ替えるよう
なこともないので、そのための管理用プログラムも不要
である。

【００５３】(3) アクセスの高速化のために新たに必要
な構成要素は、容量が小さい高速メモリ１２と、高速メ
モリ１２と主記憶装置６０とのアクセス競合を回避する
構成であるので、ごく僅かである。そのため、上述した
ように、高速メモリ等をＣＰＵ１１と同一のパッケージ
１０に搭載することができる。また、多くのハードウェ
ア構成をそのまま利用できる。因に、キャッシュメモリ
方式等を採用した場合には、主記憶装置からキャッシュ
メモリへの転送を制御するハードウェアが大きくなって
いた。

【００５４】(4) 上述のように、ソフトウェアを継承
し、ハードウェアの追加要素もごく僅かであるので、装
置の処理能力を向上させるようにしても、コストアップ
はごく僅かで済む。

【００５５】(5) 上述したように、高速メモリ１２及び
主記憶装置６０にプログラムを振り分けてもアドレス空
間の連続性を保証しているので、メモリ管理等が容易に
なる。

【００５６】なお、上述した実施例においては、本発明
を自動交換処理装置に適用したものを示したが、本発明
はこれに限定されるものではなく、ランダムに頻繁に生
じる処理要求に応じて、多数のタスク処理を実行するデ
ータ処理装置に広く適用することができる。

【００５７】また、高速メモリの種類及び主記憶装置を
構成する低速メモリの種類は、上述した実施例のものに
限定されない。

【００５８】

【発明の効果】以上のように、本発明によれば、主記憶
装置のアドレス空間の一部と同一のアドレス空間が割り
付けられた高速メモリをＣＰＵの近傍に設けると共に、
この高速メモリにアクセス頻度が高いプログラム部分
（データを含む）を格納し、高速メモリがアクセスされ
たとき、主記憶装置のアクセス動作を抑止するようにし
たので、いままでのソフトウェアやハードウェアをでき
るだけ継承して処理能力を向上させたデータ処理装置を
実現できる。これにより、コストアップを最小限に押さ
えられることが期待できる。

【図面の簡単な説明】

【図１】実施例によるデータ処理構成を示すブロック図
である。

【図２】従来の高速化方法の説明図である。

【図３】実施例のアドレス空間の構造を示す説明図であ
る。

【図４】実施例のメモリに格納されるプログラム（デー
タを含む）の構成を示す説明図である。

【符号の説明】

１１…ＣＰＵ（中央処理装置）、１２…高速メモリ、１
４…高速メモリアクセス検出回路、２０、３０、４０、
５０…メモリパッケージ、２３…メモリアクセス抑止回
路、６０…主記憶装置。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラム及びこのプログラム処理に必
   要なデータを記憶する主記憶装置と、これらプログラム
   及びデータに基づいて、ランダムに発生された複数の処
   理要求に応じて多数のタスク処理を実行する中央処理装
   置とを備えたデータ処理装置において、 上記中央処理装置の近傍に、上記主記憶装置を構成する
   メモリより高速に動作するメモリであって、上記主記憶
   装置のアドレス空間の一部と同一のアドレス空間が割り
   当てられた高速メモリと、この高速メモリへのアクセス
   を検出して上記主記憶装置に検出信号を与える高速メモ
   リアクセス検出手段とを設け、 上記主記憶装置に、上記高速メモリアクセス検出手段か
   ら検出信号が与えられたときに、アクセス動作を抑止す
   るアクセス抑止手段を設け、 上記高速メモリに、上記プログラム及びデータの内のア
   クセス頻度が高いものを格納するようにしたことを特徴
   とするデータ処理装置。