JPH05120892A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は読み出し専用メモリ装置の生産管理
コストを低下させることである。 【構成】 第１の容量をもつ第１の製品と、第１の容量
よりも小さい第２の製品を同一チップ上に作るとき、余
分のメモリセルＭ２２〜Ｍ２４，Ｍ３１〜Ｍ３４は正規
のメモリセルＭ１〜Ｍ４，Ｍ１１〜Ｍ１４に対応され、
正規メモリセルと同一のデータを記憶する。アクセス時
には、正規のメモリセルと対応する余分のメモリセルが
同時に選択され、読み出されるデータは信頼性が向上す
る。したがって、メモリセル容量の小さいメモリ集積回
路が大容量メモリ集積回路と同一のチップ上に形成され
ても、歩留りは低下せず、フォトマスク等の共用により
生産管理コストは低下する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ集積回路に関し、
特に小容量ビットの読み出し専用メモリ（以下、ＲＯＭ
という）の歩留りを向上させる技術に関する。

【０００２】

【従来の技術】従来のメモリ集積回路を図２を用いて説
明する。図２はＲＯＭの６４ビット×１のメモリセルア
レイ２００とデコーダ２０１を示している。メモリセル
アレイ２００はＭＯＳトランジスタＭ０１〜Ｍ０５を直
列に接続したメモリセル群を他のメモリセル群Ｍ１１〜
Ｍ１５，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５と並列にビッ
ト線Ｂ１に接続し、かかる構成をビット線毎に繰り返し
て構成される。ＭＯＳトランジスタＭ０１〜Ｍ０４，Ｍ
１１〜Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３１〜Ｍ３４はメモ
リセルとして機能し、アドレス信号Ａ０，Ａ１より作ら
れたデコーダＤＥＣ１の出力ａ０〜ａ３で選択される。
メモリセルのうち、データ“１”を記憶するものはエン
ハンスメント型トランジスタで構成し、データ“０”を
記憶するものはディプレッション型で構成されている。
しかしながら、図中、これを特に区別して表現していな
い。

【０００３】メモリセル群を構成するＭＯＳトランジス
タのうち、ＭＯＳトランジスタＭ０５，Ｍ１５，Ｍ２
５，Ｍ３５はセレクタを構成しているもので、ビット線
に必要最小限のセルを継ぎスピードの劣化を防いでい
る。これらのゲートにはアドレス信号Ａ２，Ａ３より作
られたデコーダＤＥＣ４の出力ａ４〜ａ７がそれぞれに
入力されている。

【０００４】ＭＯＳトランジスタＭ０６〜Ｍ０９は一般
にＹセレクタ２０２を構成しており、セレクタ２０２は
ビット線Ｂ１〜Ｂｎを分割することでセンスアンプ（不
図示）から見た寄生容量を減らし、読み出しスピードの
劣化を防いでいる。ＭＯＳトランジスタＭ０６〜Ｍ０９
のゲートにはアドレス信号Ａ４，Ａ５より作られたデコ
ーダＤＥＣ５の出力ａ８〜ａ１１がそれぞれに入力され
ている。このＹセレクタ２０２はビット線をセンスアン
プ（不図示）に接続し、ビット線Ｂ１〜Ｂｎは最終的に
はデータバスに接続される。

【０００５】デコーダＤＥＣ１〜ＤＥＣ４，ＤＥＣ５は
表１〜表３で表されるようにアドレス信号Ａ０〜Ａ５を
デコードする。

【０００６】

【表１】

【０００７】

【表２】

【０００８】

【表３】

【０００９】次に動作の説明をする。まずアドレス信号
Ａ０〜Ａ５が決定し、アドレス信号Ａ０〜Ａ５が例えば
“００００００”とすべて０ビットだったとすると、デ
コーダＤＥＣ５はａ８が“１”となり、他は“０”とな
るので、ＭＯＳトランジスタＭ０６がオンし、トランジ
スタ群Ｍ０１〜Ｍ３５の接続しているビット線Ｂ１がセ
ンスアンプと結合する。次に、デコーダＤＥＣ４はａ４
が“１”で、他は“０”だから、ＭＯＳトランジスタＭ
０５のみオンし、ＭＯＳトランジスタＭ０１〜Ｍ０４が
ビット線Ｂ１に接続される。デコーダＤＥＣ１の出力は
ａ０のみ“０”で他は“１”なので、ＭＯＳトランジス
タＭ０２〜Ｍ０４はエンハンスメント型であってもディ
プレッション型であっても電流を流すので、ＭＯＳトラ
ンジスタＭ０１の状態でメモリセル群に電流が流れるか
否かが決定される。つまり、エンハンスメント型の場合
は電流が流れず、ビット線Ｂ１は“１”を維持し、ディ
プレッション型なら接地線に電流が流れるので、ビット
線Ｂ１は“０”となり、センスアンプ（不図示）がデー
タの論理値を判断する。

【００１０】

【発明が解決しようとする課題】従来のメモリ集積回路
では前述した回路構成を増加または減少させて必要なメ
モリセル数に合わせた製品を設計していた。ところが、
最近ではこの品種数が極端に多くなってきている。例え
ば、メモリ容量は６４キロビット〜１６メガビットま
で、メモリセル数を２倍しながら製品化されているので
９品種となり、さらにデータバス幅は８ビットと１６ビ
ットなど種々用意されている。また、漢字フォント用デ
ータＲＯＭ、様々なパッケージに対応した品種があり、
品種数は拡大の一途にある。一方売上を延ばすには受注
を増やす必要があり、この結果小量他品種の傾向に一層
の拍車が係ることになる。

【００１１】ところで集積回路の製造コストは大きく２
つに分けることができる。すなわちウェハー製造コスト
と組立コストである。このうち組立コストに関してはパ
ッケージ型式が同じなら６４キロビットでも１６メガビ
ットでも同じである。

【００１２】ところで、１６メガビットプロセスで６４
キロビットの製品を作ったとすると、そのセル占有面積
は６４Ｋ／１６Ｍ＝１／２５６で済むことになる。実際
のチップでは入出力回路の占める部分は変わらないが、
それでも占有面積は１／１０以下となるので、製造原価
はほぼ組立コストのみとなる。すなわち、所定メモリセ
ル数以下の製品では、ウェハー製造コストがほとんど無
視できるようになり、ほぼ一定となる。

【００１３】一方、製品の種類数が増えるとそれらを管
理する費用がしだいに大きくなっていく。例えば製造工
程で使うフォトマスクも製品毎に何枚も必要なので、こ
れらの保管費用も品種数の増大と共に増える。したがっ
て、ユーザーがメモリセルの容量に対する価格を考慮す
ると、所定メモリ数以下の低容量メモリの製造コストは
容量とはほぼ無関係に一定であり、しかも品種数の増大
がコストアップ要因となっているので、割高な印象を受
けるという問題点があった。

【００１４】

【課題を解決するための手段】本発明の要旨は、複数の
ビット線と、各ビット線に並列に接続された読み出し専
用メモリセル群と、読み出し専用メモリセル群を選択す
る第１デコーダと、読み出し専用メモリセル群中のメモ
リセルを選択する第２デコーダとを備えたメモリ集積回
路において、第１デコーダは複数の読み出し専用メモリ
セル群を同時に選択し、第２デコーダは選択された読み
出し専用メモリセル群中の対応するメモリセルを同時に
選択し、該対応するメモリセルには同一のデータビット
が記憶されていることである。

【００１５】

【発明の作用】第１デコーダは複数の読み出し専用メモ
リセル群を指定し、第２デコーダは指定された各読み出
し専用目盛りセル群からメモリセルをそれぞれ選択す
る。したがって、アドレス信号により指定されるアドレ
スには、複数のメモリセルが割当られており、いずれか
のメモリセルが不良であっても、他のメモリセルから正
確なデータビットが読み出される。

【００１６】

【実施例】図１は本発明の一実施例を示す回路図であ
る。本実施例では、メモリセルの配置は従来例であり、
対応するメモリセルには同一符号を付してある。本実施
例が従来例と異なる点は記憶するデータを従来例の１／
２とし、各データをメモリセルアレイ１０１の２ヶ所に
記憶させている点である。

【００１７】詳述すると、メモリセル群はＭＯＳトラン
ジスタＭ０１〜Ｍ０５を直列に接続して構成し、これと
同じ構成のメモリセル群Ｍ１１〜Ｍ１５，Ｍ２１〜Ｍ２
５，Ｍ３１〜Ｍ３５が並列にビット線Ｂ１に並列接続し
ている。ＭＯＳトランジスタＭ０１〜Ｍ０４，Ｍ１１〜
Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３１〜Ｍ３４がメモリセル
であり、アドレス信号Ａ０，Ａ１から作られたデコーダ
ＤＥＣ１の出力ａ０〜ａ３がそれぞれのセルに供給され
ている。メモリセルのうち、データ“１”を記憶するも
のは通常のエンハンスメント型トランジスタで構成し、
データ“０”を記憶するものはディプレッション型とな
っている。

【００１８】次にＭＯＳトランジスタＭ０５，Ｍ１５，
Ｍ２５，Ｍ３５について説明をする。これらのＭＯＳト
ランジスタはセレクタであり、ビット線Ｂ１に必要最小
限のメモリセルを接続し、読み出しスピードの劣化を防
いでいる。これらのゲートにはアドレス信号Ａ２から作
られたデコーダＤＥＣ２の出力ａ４，ａ５，ａ４’，ａ
５’がそれぞれに入力されている。ここで出力ａ４とａ
４’、出力ａ５とａ５’は同等な信号である。

【００１９】ＭＯＳトランジスタＭ０６〜Ｍ０９は一般
にＹセレクタ１０１と呼ばれ、ビット線Ｂ１〜Ｂｎを選
択的にセンスアンプ（不図示）に接続し、寄生容量を減
らしてスピードの劣化を防いでいる。これらのゲートに
はアドレス信号Ａ３，Ａ４から作られたデコーダＤＥＣ
３の出力ａ６〜ａ９がそれぞれに入力されている。この
Ｙセレクタ１０１はビット線Ｂ１〜Ｂｎの１本をセンス
アンプ（不図示）に接続し、センスアンプを介して最終
的にはデータバスに接続される。

【００２０】デコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３は
表４〜表６に示す論理動作を実現する。

【００２１】

【表４】

【００２２】

【表５】

【００２３】

【表６】

【００２４】次に本実施例の動作を説明する。まずアド
レス信号Ａ０〜Ａ４が決定される。例えば、“００００
０”と全ビットが“０”だったとすると、デコーダＤＥ
Ｃ３はａ６が“１”となり他は“０”となり、ＭＯＳト
ランジスタＭ０６がオンし、メモリセル群Ｍ０１〜Ｍ３
５のつながったビット線Ｂ１が選ばれる。次にデコーダ
ＤＥＣ２はａ４，ａ４’が“１”で他は“０”だから、
ＭＯＳトランジスタＭ０５，Ｍ２５が同時にオンし、メ
モリセルＭ０１〜Ｍ０４とメモリセルＭ２１〜Ｍ２４が
共にビット線Ｂ１につながる。更にデコーダＤＥＣ１の
出力はａ０のみ“０”で、他は“１”であるから、メモ
リセルＭ０２〜Ｍ０４，Ｍ２２〜Ｍ２４はトランジスタ
がエンハンスメント型であっても、ディプレッション型
であっても電流を流すので、メモリセルＭ０１，Ｍ２１
の状態でビット線Ｂ１から接地に電流が流れるか否かが
決定される。したがって“１”のデータが必要な場合は
メモリセルＭ０１，Ｍ２１ともにエンハンスメント型に
すれば、ビット線Ｂ１は放電できず“１”に留まり、
“０”が必要なときはディプレッション型にすること
で、ゲートが“０”でも電流が流れビット線は“０”に
なる。このように、本実施例では、２つのメモリセルＭ
０１，Ｍ２１に同一データを記録する。

【００２５】ところでメモリ集積回路の歩留りを考える
と、これを支配しているのはメモリセルの良否である。
これはチップ占有面積の相対比がアドレス回路、センス
回路、Ｉ／Ｏ回路よりはるかに大きいからである。次に
メモリセルの不良を考えると、大きく分けて３つの原因
が考えられる。第１の原因はゲート電極のサイズの異
常、あるいはセル部でのオープン状態であり、第２の原
因はソース，ドレインの欠落であり、第３の原因はディ
プレッションの欠落がある。第２，第３の原因はソー
ス，ドレインのイオン注入時及びディプレッションのイ
オン注入時に偶然にメモリセル部の該当部分にゴミがあ
った場合、イオンが半導体基板に注入されず、所定の構
造にならないことによる。これらは現在の歩留り競争が
微少なゴミとの争いであることから容易に理解できる。
ところが本実施例では、メモリセルＭＸＹとＭ（ＸＹ＋
２０）のトランジスタに同じ情報を記憶しており、しか
もビット線上でワイヤードＯＲになっているので、上述
の原因によりどちらかのメモリセルがオープン状態にな
っても正しい情報を得られることができる。

【００２６】一般にメモリ容量が２倍違うメモリチップ
を比較すると、メモリセル数は当然２倍違うが、他の部
分はほとんど大きくならない。メモリチップ内のメモリ
セル専有面積率は、通常４０〜６０％なので、仮にメモ
リ容量の小さい方を５０％とすると、 Ｓ（メモリ容量小）＝Ｓ（メモリセル）＋Ｓ（メモリセ
ル以外） Ｓ（メモリセル）＝Ｓ（メモリセル以外）であり、 一方、２倍容量の大きいチップの面積はセルのみ大きく
なるので、 Ｓ（メモリ容量大）＝Ｓ（メモリセル）×２＋Ｓ（メモ
リセル以外）＝Ｓ（メモリセル）×１．５ となり、実際のチップサイズは容量が倍になっても１．
５倍しかならない。

【００２７】一方、歩留りは一般に習熟度が上がれば８
０％を越すといわれている。この時集積度の最も高いメ
モリセル部がこの歩留りを決めているわけだが、もし小
さいメモリチップの歩留りが８０％とすると、本実施例
のチップの歩留りは、メモリ群を並列にした冗長方式を
取っているので１−（１−０．８）²＝０．９６と９６
％にもなる。したがって、ｆサイズは１．５倍大きくな
るが、歩留りも高くなるので、最終的な良品数は１／
１．５×０．９６÷１／１×０．８０＝０．８と０．８
倍になる。さてＩＣのコストはチップ製造コストと組立
（ケース）コストに２分され、メモリ製品は多くの場合
その比が約半々となる。したがって、チップコストが１
／０．８＝１．２５倍になっても最終的には（１．２５
＋１）／１＋１＝１．１３倍の差でしかならなくなる。

【００２８】しかしながら、最近の集積回路の製造で
は、多品種小量生産が進み、これにより生産を管理する
ためのコストもかさんできている。本実施例では、異な
る品種を同一チップ上に形成できるので、拡散工程のＲ
ＯＭデータを入れる以前は一品種として管理できる。し
たがって、生産を管理するコストを大幅に低下させるこ
とができ、ポートマスク等の共用になる製造コストの低
下も考慮に入れると、全体として製造原価は低下し、安
価な製品を多種類供給できる。

【００２９】

【発明の効果】以上説明したように本発明によると、複
数のビットサイズの製品を同一チップ上に歩留り良く生
産できる。したがって、多品種の生産に要する様々な費
用の一部、例えばフォトマスクの種類、ＲＯＭデータを
入れる前の半製品の種類などの保管，維持の費用が低減
され、多種製品群を安価に供給できるという効果を得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】従来例を示す回路図である。

【符号の説明】

Ｍ０１〜Ｍ０５，Ｍ０６〜Ｍ０９，Ｍ１１〜Ｍ１５，Ｍ
２１〜Ｍ２５，Ｍ３１〜Ｍ３５ ＭＯＳトランジスタ ＤＥＣ１，ＤＥＣ２，ＤＥＣ３，ＤＥＣ４，ＤＥＣ５
デコーダ回路 １０１ メモリセルアレイ Ｂ１〜Ｂｎ ビット線 １０２ Ｙセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のビット線と、各ビット線に並列に
   接続された読み出し専用メモリセル群と、読み出し専用
   メモリセル群を選択する第１デコーダと、読み出し専用
   メモリセル群中のメモリセルを選択する第２デコーダと
   を備えたメモリ集積回路において、第１デコーダは複数
   の読み出し専用メモリセル群を同時に選択し、第２デコ
   ーダは選択された読み出し専用メモリセル群中の対応す
   るメモリセルを同時に選択し、該対応するメモリセルに
   は同一のデータビットが記憶されていることを特徴とす
   るメモリ集積回路。
2. 【請求項２】 上記第１デコーダで同時に選択される読
   み出し専用メモリセル群の数は記憶する全データビット
   数に反比例して増減する請求項１記載のメモリ集積回
   路。