JPH05121737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05121737A JPH05121737A JP17285491A JP17285491A JPH05121737A JP H05121737 A JPH05121737 A JP H05121737A JP 17285491 A JP17285491 A JP 17285491A JP 17285491 A JP17285491 A JP 17285491A JP H05121737 A JPH05121737 A JP H05121737A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- ion
- semiconductor substrate
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 238000002955 isolation Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】トランジスタの拡散層接合容量，半導体基板の
結晶欠陥および工程数を増加させることなしに、パンチ
スルー防止，素子間分離幅短縮，ランチアップ耐量向上
を実現する。 【構成】ホトレジスト６をマスクにして、ゲート電極部
となる領域と素子間分離領域に、同時に高エネルギーの
イオン注入を行い、この注入により、ソース・ドレイン
および配線用拡散層領域より深い高濃度不純物領域を形
成する。
結晶欠陥および工程数を増加させることなしに、パンチ
スルー防止，素子間分離幅短縮，ランチアップ耐量向上
を実現する。 【構成】ホトレジスト６をマスクにして、ゲート電極部
となる領域と素子間分離領域に、同時に高エネルギーの
イオン注入を行い、この注入により、ソース・ドレイン
および配線用拡散層領域より深い高濃度不純物領域を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ電界効果型半導
体装置に関し、特にＭＯＳトランジスタの形成方法に関
する。
体装置に関し、特にＭＯＳトランジスタの形成方法に関
する。
【０００２】
【従来の技術】従来公知のＮＭＯＳトランジスタの製造
方法の一例を図５（ａ）〜（ｃ）の工程順に示した断面
図で説明する。
方法の一例を図５（ａ）〜（ｃ）の工程順に示した断面
図で説明する。
【０００３】図５（ａ）に示すように、Ｐ型半導体基板
１０１の表面側に素子間分離用Ｐ型不純物領域Ｉ１０２
をイオン注入により形成し、その上に素子間分離用選択
酸化膜（以下フィールド酸化膜と称す）１０３を成長さ
せる。次に図５（ｂ）に示すように全面にトランジスタ
のパンチスルー防止用のＰ型不純物をイオン注入し、Ｐ
型不純物領域ＩＩ１０４を形成する。次に図５（ｃ）に
示すようにゲート酸化膜１０５とゲート電極１０６を形
成し、さらにソースおよびドレイン領域となるｎ型不純
物領域１０７をイオン注入により形成する。
１０１の表面側に素子間分離用Ｐ型不純物領域Ｉ１０２
をイオン注入により形成し、その上に素子間分離用選択
酸化膜（以下フィールド酸化膜と称す）１０３を成長さ
せる。次に図５（ｂ）に示すように全面にトランジスタ
のパンチスルー防止用のＰ型不純物をイオン注入し、Ｐ
型不純物領域ＩＩ１０４を形成する。次に図５（ｃ）に
示すようにゲート酸化膜１０５とゲート電極１０６を形
成し、さらにソースおよびドレイン領域となるｎ型不純
物領域１０７をイオン注入により形成する。
【０００４】
【発明が解決しようとする課題】この従来のＭＯＳトラ
ンジスタの製造方法では、全面にトランジスタのパンチ
スルー防止用のＰ型不純物をイオン注入するため、この
不純物は、ソース，ドレイン領域および配線となる拡散
層領域の下に分布し、Ｐ型不純物の濃度が上る。これに
より、拡散層接合容量が増大するという問題がある。
ンジスタの製造方法では、全面にトランジスタのパンチ
スルー防止用のＰ型不純物をイオン注入するため、この
不純物は、ソース，ドレイン領域および配線となる拡散
層領域の下に分布し、Ｐ型不純物の濃度が上る。これに
より、拡散層接合容量が増大するという問題がある。
【０００５】この対策として図６に示すようなトランジ
スタのゲート電極部となる領域にのみトランジスタのパ
ンチスルー防止用のＰ型不純物をイオン注入し、Ｐ型不
純物領域ＩＩＩ１０８を形成する方法があるが、この方
法は、素子間分離幅の縮小が困難であるという欠点があ
る。つまり、素子間分離幅を縮小するために、フィール
ド酸化前に素子間分離領域にイオン注入するＰ型不純物
量を増さなければならず、これによりフィールド酸化後
に半導体基板表面の結晶欠陥が発生しやすくなるという
問題点がある。
スタのゲート電極部となる領域にのみトランジスタのパ
ンチスルー防止用のＰ型不純物をイオン注入し、Ｐ型不
純物領域ＩＩＩ１０８を形成する方法があるが、この方
法は、素子間分離幅の縮小が困難であるという欠点があ
る。つまり、素子間分離幅を縮小するために、フィール
ド酸化前に素子間分離領域にイオン注入するＰ型不純物
量を増さなければならず、これによりフィールド酸化後
に半導体基板表面の結晶欠陥が発生しやすくなるという
問題点がある。
【０００６】また、ＰＭＯＳトランジスタにおいて、素
子間分離幅を縮小させるためには、ＮＭＯＳトランジス
タと同様フィールド酸化前に素子間分離領域にＮ型不純
物をイオン注入する必要があり、工程数が増加するとい
う問題点がある。
子間分離幅を縮小させるためには、ＮＭＯＳトランジス
タと同様フィールド酸化前に素子間分離領域にＮ型不純
物をイオン注入する必要があり、工程数が増加するとい
う問題点がある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
一導電型を有する半導体基板上に素子形成領域と素子間
分離用選択酸化膜を形成し、前記素子形成領域上の所定
の位置にゲート絶縁膜を介してゲート電極部を形成し、
前記素子間分離用酸化膜と前記ゲート電極部をマスクに
して、ソース・ドレインおよび配線用拡散層領域を形成
するＭＩＳ電界効果型半導体装置の製造方法において、
ゲート電極部形成領域と素子間分離領域へ同時に半導体
基板と同一導電型の不純物をイオン注入し、前記ゲート
電極部形成領域下の半導体基板および前記素子間分離領
域下の半導体基板の不純物濃度を高くする工程を備えて
いる。
一導電型を有する半導体基板上に素子形成領域と素子間
分離用選択酸化膜を形成し、前記素子形成領域上の所定
の位置にゲート絶縁膜を介してゲート電極部を形成し、
前記素子間分離用酸化膜と前記ゲート電極部をマスクに
して、ソース・ドレインおよび配線用拡散層領域を形成
するＭＩＳ電界効果型半導体装置の製造方法において、
ゲート電極部形成領域と素子間分離領域へ同時に半導体
基板と同一導電型の不純物をイオン注入し、前記ゲート
電極部形成領域下の半導体基板および前記素子間分離領
域下の半導体基板の不純物濃度を高くする工程を備えて
いる。
【０００８】また前記ＭＩＳ電界効果型半導体装置の製
造方法において、前記ゲート電極部形成領域と前記素子
間分離領域へ半導体基板と同一導電型の不純物をイオン
注入し、前記ゲート電極部形成領域下の半導体基板およ
び前記素子間分離領域下の半導体基板の高濃度不純物領
域を前記ソース・ドレインおよび配線用拡散層領域の深
さよりも深く形成する工程を備えている。
造方法において、前記ゲート電極部形成領域と前記素子
間分離領域へ半導体基板と同一導電型の不純物をイオン
注入し、前記ゲート電極部形成領域下の半導体基板およ
び前記素子間分離領域下の半導体基板の高濃度不純物領
域を前記ソース・ドレインおよび配線用拡散層領域の深
さよりも深く形成する工程を備えている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｅ）は、本発明の一実施例を説明す
るためのＣＭＯＳトランジスタの工程手順を示した半導
体チップの断面図である。
る。図１（ａ）〜（ｅ）は、本発明の一実施例を説明す
るためのＣＭＯＳトランジスタの工程手順を示した半導
体チップの断面図である。
【００１０】図１（ａ）に示すようにＮ型半導体基板１
上に酸化膜をマスクにしてＰ型不純物をイオン注入し、
約１２００℃の窒素雰囲気で熱処理することによりＰウ
ェル２を形成し、続いてホトレジストをマスクにしてＮ
型不純物をイオン注入し、ホトレジストを除去した後、
再度約１２００℃の窒素雰囲気で熱処理することにより
Ｎウェル３を形成する。
上に酸化膜をマスクにしてＰ型不純物をイオン注入し、
約１２００℃の窒素雰囲気で熱処理することによりＰウ
ェル２を形成し、続いてホトレジストをマスクにしてＮ
型不純物をイオン注入し、ホトレジストを除去した後、
再度約１２００℃の窒素雰囲気で熱処理することにより
Ｎウェル３を形成する。
【００１１】次に図１（ｂ）に示すように、パッド酸化
膜，窒化膜を成長させ、ホトレジストをマスクにして窒
化膜を選択的に除去して素子分離領域を形成し、さらに
ホトレジストを形成し、これをマスクにしてＮＭＯＳト
ランジスタの素子間分離領域にＰ型不純物をイオン注入
し、Ｐ型不純物領域Ｉ４を形成して、続いて、ホトレジ
ストを除去し、約１０００℃で酸化することで、フィー
ルド酸化膜５を形成し、窒化膜，パッド酸化膜を除去す
る。
膜，窒化膜を成長させ、ホトレジストをマスクにして窒
化膜を選択的に除去して素子分離領域を形成し、さらに
ホトレジストを形成し、これをマスクにしてＮＭＯＳト
ランジスタの素子間分離領域にＰ型不純物をイオン注入
し、Ｐ型不純物領域Ｉ４を形成して、続いて、ホトレジ
ストを除去し、約１０００℃で酸化することで、フィー
ルド酸化膜５を形成し、窒化膜，パッド酸化膜を除去す
る。
【００１２】次に図１（ｃ）に示すように、ホトレジス
ト６をマスクにしてＮＭＯＳトランジスタのゲート電極
部となる領域と素子間分離領域ならびにＰウェル境界領
域に高エネルギーでＰ型不純物をイオン注入し、Ｐ型不
純物領域ＩＩ７を形成する。ゲート電極部となる領域の
ホトレジストの開口は、ゲート電極形成時のアライメン
トマージンを許容できる様にゲート長より広くする。
ト６をマスクにしてＮＭＯＳトランジスタのゲート電極
部となる領域と素子間分離領域ならびにＰウェル境界領
域に高エネルギーでＰ型不純物をイオン注入し、Ｐ型不
純物領域ＩＩ７を形成する。ゲート電極部となる領域の
ホトレジストの開口は、ゲート電極形成時のアライメン
トマージンを許容できる様にゲート長より広くする。
【００１３】次に図１（ｄ）に示すように、ホトレジス
ト８をマスクにしてＰＭＯＳトランジスタのゲート電極
部となる領域と素子間分離領域ならびにＮウェル境界領
域に高エネルギーでＮ型不純物をイオン注入して、Ｎ型
不純物領域９を形成する。ゲート電極部となる領域のホ
トレジストの開口は、ＮＭＯＳ同様ゲート長より広くす
る。
ト８をマスクにしてＰＭＯＳトランジスタのゲート電極
部となる領域と素子間分離領域ならびにＮウェル境界領
域に高エネルギーでＮ型不純物をイオン注入して、Ｎ型
不純物領域９を形成する。ゲート電極部となる領域のホ
トレジストの開口は、ＮＭＯＳ同様ゲート長より広くす
る。
【００１４】次に図１（ｅ）に示すように素子形成領域
の中央部にゲート酸化膜１０を介してゲート電極１１を
形成し、更にＮＭＯＳトランジスタ側にはＮ型不純物
を、ＰＭＯＳトランジスタ側にはＰ型不純物を高濃度に
イオン注入することでソース，ドレインおよび配線用拡
散層領域１２が形成され、ＣＭＯＳトランジスタが完成
した。
の中央部にゲート酸化膜１０を介してゲート電極１１を
形成し、更にＮＭＯＳトランジスタ側にはＮ型不純物
を、ＰＭＯＳトランジスタ側にはＰ型不純物を高濃度に
イオン注入することでソース，ドレインおよび配線用拡
散層領域１２が形成され、ＣＭＯＳトランジスタが完成
した。
【００１５】図２，３に上述した本実施例を適用したＣ
ＭＯＳトランジスタの素子間分離領域幅と素子間のしき
い値電圧（以下ＶT2と称す）の関係を示す。
ＭＯＳトランジスタの素子間分離領域幅と素子間のしき
い値電圧（以下ＶT2と称す）の関係を示す。
【００１６】図２がＮＭＯＳトランジスタで、図３がＰ
ＭＯＳトランジスタである。これによりＮＭＯＳトラン
ジスタ、ＰＭＯＳトランジスタ共、本実施例が従来の方
法より素子間分離幅を小さくしても高いＶT2を実現でき
ることがわかる。
ＭＯＳトランジスタである。これによりＮＭＯＳトラン
ジスタ、ＰＭＯＳトランジスタ共、本実施例が従来の方
法より素子間分離幅を小さくしても高いＶT2を実現でき
ることがわかる。
【００１７】以上より本実施例は、従来のトランジスタ
のパンチスルー防止能力を維持し、素子間分離幅を縮小
でき、かつウェルの境界領域を高濃度にすることによ
り、ガードリングとしてラッチアップ耐量を向上させる
ことが工程を増加させることなく、実現できる。
のパンチスルー防止能力を維持し、素子間分離幅を縮小
でき、かつウェルの境界領域を高濃度にすることによ
り、ガードリングとしてラッチアップ耐量を向上させる
ことが工程を増加させることなく、実現できる。
【００１８】次に本発明の第２の実施例について図面を
参照して説明する。
参照して説明する。
【００１９】図４（ａ）〜（ｄ）は、本発明の第２の実
施例を説明するためのＮＭＯＳトランジスタの工程手順
を示した半導体チップの断面図である。
施例を説明するためのＮＭＯＳトランジスタの工程手順
を示した半導体チップの断面図である。
【００２０】図４（ａ）に示すようにＮ型半導体基板５
１上に酸化膜をマスクにしてＰ型不純物をイオン注入
し、約１２００℃の窒素雰囲気で熱処理することにより
Ｐウェル５２を形成し、続いてホトレジスト層をマスク
としてＮ型不純物をＰウェル内にイオン注入し、ホトレ
ジストを除去した後約１２００℃の窒素雰囲気で熱処理
することで基板表面に濃度が薄いＰウェル５３を形成す
る。これは、ソース，ドレインならびに配線用の拡散層
の接合容量を低下させるために形成する。
１上に酸化膜をマスクにしてＰ型不純物をイオン注入
し、約１２００℃の窒素雰囲気で熱処理することにより
Ｐウェル５２を形成し、続いてホトレジスト層をマスク
としてＮ型不純物をＰウェル内にイオン注入し、ホトレ
ジストを除去した後約１２００℃の窒素雰囲気で熱処理
することで基板表面に濃度が薄いＰウェル５３を形成す
る。これは、ソース，ドレインならびに配線用の拡散層
の接合容量を低下させるために形成する。
【００２１】次に図４（ｂ）に示すように、図１（ｂ）
と同様にＰ型不純物領域Ｉ５４とフィールド酸化膜５５
を形成する。
と同様にＰ型不純物領域Ｉ５４とフィールド酸化膜５５
を形成する。
【００２２】次に図４（ｃ）に示すように、ホトレジス
ト５７をマスクにしてＮＭＯＳトランジスタのゲート電
極部となる領域ならびに素子間分離領域に高エネルギー
でＰ型不純物をイオン注入し、Ｐ型不純物領域ＩＩ５６
を形成する。ゲート電極部となる領域のホトレジストの
開口は、ゲート電極形成時のアライメントマージンを許
容できる様にゲート長より広くする。また、このイオン
注入層が後の熱処理を受けて濃度が濃いＰウェルに到達
でき、かつトランジスタのパンチスルー防止できるよう
にエネルギーを設定する。
ト５７をマスクにしてＮＭＯＳトランジスタのゲート電
極部となる領域ならびに素子間分離領域に高エネルギー
でＰ型不純物をイオン注入し、Ｐ型不純物領域ＩＩ５６
を形成する。ゲート電極部となる領域のホトレジストの
開口は、ゲート電極形成時のアライメントマージンを許
容できる様にゲート長より広くする。また、このイオン
注入層が後の熱処理を受けて濃度が濃いＰウェルに到達
でき、かつトランジスタのパンチスルー防止できるよう
にエネルギーを設定する。
【００２３】次に図４（ｄ）に示すように、素子形成領
域の中央部にゲート酸化膜５８を介してゲート電極５９
を形成し、更にＮ型不純物を高濃度にイオン注入するこ
とでソース，ドレインならびに配線用の拡散層領域６０
が形成され、ＮＭＯＳトランジスタが完成した。
域の中央部にゲート酸化膜５８を介してゲート電極５９
を形成し、更にＮ型不純物を高濃度にイオン注入するこ
とでソース，ドレインならびに配線用の拡散層領域６０
が形成され、ＮＭＯＳトランジスタが完成した。
【００２４】以上のように本実施例は、Ｐウェルの表面
濃度を下げ拡散層の接合容量を低下させる製造方法の場
合でも、トランジスタのパンチスルーを防止し、かつ素
子間分離領域にＰ型不純物領域ＩＩ５６を形成すること
で、素子間分離幅の縮小を実現できる。
濃度を下げ拡散層の接合容量を低下させる製造方法の場
合でも、トランジスタのパンチスルーを防止し、かつ素
子間分離領域にＰ型不純物領域ＩＩ５６を形成すること
で、素子間分離幅の縮小を実現できる。
【００２５】
【発明の効果】以上説明したように本発明は、フィール
ド酸化膜の領域とゲート電極部となる領域に同時に不純
物をイオン注入することで、ソース，ドレインおよび配
線となる不純物拡散層の接合容量，半導体基板表面の結
晶欠損，工程数を増加させることなしに、パンチスルー
防止，素子間分離幅の縮小，ラッチアップ耐量向上を実
現するという効果を有する。
ド酸化膜の領域とゲート電極部となる領域に同時に不純
物をイオン注入することで、ソース，ドレインおよび配
線となる不純物拡散層の接合容量，半導体基板表面の結
晶欠損，工程数を増加させることなしに、パンチスルー
防止，素子間分離幅の縮小，ラッチアップ耐量向上を実
現するという効果を有する。
【図１】本発明の一実施例を説明するためのＣＭＯＳト
ランジスタの工程手順を示した半導体チップの断面図。
ランジスタの工程手順を示した半導体チップの断面図。
【図２】第一の実施例を適用したＮＭＯＳトランジスタ
の素子間分離幅と、ＶT2の関係を示した図である。
の素子間分離幅と、ＶT2の関係を示した図である。
【図３】第一の実施例を適用したＰＭＯＳトランジスタ
の素子間分離幅とＶT2の関係を示した図である。
の素子間分離幅とＶT2の関係を示した図である。
【図４】本発明の第二の実施例を説明するためのＮＭＯ
Ｓトランジスタの工程手順を示した半導体チップの断面
図である。
Ｓトランジスタの工程手順を示した半導体チップの断面
図である。
【図５】従来の製造方法を説明するための工程手順を示
した半導体チップの断面図である。
した半導体チップの断面図である。
【図６】図５の問題点を改良したチップ断面図である。
Claims (2)
- 【請求項１】 一導電型を有する半導体基板上に素子形
成領域と素子間分離用選択酸化膜を形成し、前記素子形
成領域上の所定の位置にゲート絶縁膜を介してゲート電
極部を形成するＭＩＳ電界効果型半導体装置の製造方法
において、ゲート電極部形成領域と素子間分離領域へ同
時に半導体基板と同一導電型の不純物をイオン注入し、
前記ゲート電極部形成領域下の半導体基板および前記素
子間分離領域下の半導体基板の不純物濃度を高くするこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型を有する半導体基板上に素子形
成領域と素子間分離用選択酸化膜を形成し、前記素子形
成領域上の所定の位置にゲート絶縁膜を介してゲート電
極部を形成し、前記素子間分離用酸化膜と前記ゲート電
極部をマスクにしてソース，ドレインおよび配線用拡散
層領域を形成するＭＩＳ電界効果型半導体装置の製造方
法において、ゲート電極部形成領域と素子間分離領域へ
半導体基板と同一導電型の不純物のイオン注入を行い、
前記ゲート電極部形成領域下の半導体基板および前記素
子間分離領域下の半導体基板の高濃度不純物領域を前記
ソースドレインおよび配線用拡散層領域の深さより深く
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17285491A JPH05121737A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17285491A JPH05121737A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121737A true JPH05121737A (ja) | 1993-05-18 |
Family
ID=15949531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17285491A Pending JPH05121737A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121737A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066181A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5615077A (en) * | 1979-07-17 | 1981-02-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62188273A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-07-15 JP JP17285491A patent/JPH05121737A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066181A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS5615077A (en) * | 1979-07-17 | 1981-02-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62188273A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| KR100223992B1 (ko) | 상보형 mos 전계효과 트랜지스터 및 그 제조방법 | |
| JPH0479142B2 (ja) | ||
| KR100213201B1 (ko) | 씨모스 트랜지스터 및 그 제조방법 | |
| JPH0555484A (ja) | 半導体装置の製造方法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| WO1997049121A1 (en) | Cmos gate structure and method for making same | |
| JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
| KR100203306B1 (ko) | 반도체 소자의 제조방법 | |
| JP3621303B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05121737A (ja) | 半導体装置の製造方法 | |
| KR0146528B1 (ko) | 반도체 소자의 제조방법 | |
| JPS60241259A (ja) | リ−ド・オンリ−・メモリの製造方法 | |
| JP3041860B2 (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JP2600151B2 (ja) | 半導体装置の製造方法 | |
| JPS61251166A (ja) | 半導体装置の製造方法 | |
| JP2900686B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01158765A (ja) | 半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JP2889246B2 (ja) | 半導体装置 | |
| JPH06252397A (ja) | 高耐圧用トランジスタを有する半導体装置 | |
| JPH10270545A (ja) | 半導体装置の製造方法 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 | |
| JP3134778B2 (ja) | 半導体装置の製造方法 | |
| JP2541251B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |