JPH0512387A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0512387A JPH0512387A JP16461691A JP16461691A JPH0512387A JP H0512387 A JPH0512387 A JP H0512387A JP 16461691 A JP16461691 A JP 16461691A JP 16461691 A JP16461691 A JP 16461691A JP H0512387 A JPH0512387 A JP H0512387A
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- JP
- Japan
- Prior art keywords
- cpu
- image data
- image processing
- bus
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- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 5
- 230000015654 memory Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Processing Or Creating Images (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 画像処理全体の処理速度を速くする。
【構成】 ＣＰＵ６及び複数の画像処理部７にそれぞれ
ＣＰＵ６により制御されるバススイッチ部９，１０等を
設け、これらのバススイッチ部９，１０を接続し画像デ
ータを転送する画像データバス１１をデータバス８とは
別個に備える。
ＣＰＵ６により制御されるバススイッチ部９，１０等を
設け、これらのバススイッチ部９，１０を接続し画像デ
ータを転送する画像データバス１１をデータバス８とは
別個に備える。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵと複数の画像処理
部とを有する画像処理装置に関する。
部とを有する画像処理装置に関する。
【０００２】
【従来の技術】従来、ＣＰＵと複数の画像処理部とを有
する画像処理装置は、図４に示すようにＣＰＵ１および
複数の画像処理部２〜４を専用バスとしてのＶＭＥ標準
データバス５により接続し、ＣＰＵ１および複数の画像
処理部２〜４の各間で制御信号や画像データをＶＭＥ標
準データバス５を介して転送している。つまり、ＣＰＵ
１が制御信号や画像データをＶＭＥ標準データバス５を
介して画像処理部２へ転送して処理させたり、画像処理
部２，３からＶＭＥ標準データバス５を介して画像処理
部３，４へそれぞれ画像データを転送して処理したり、
画像処理部２から画像データをＶＭＥ標準データバス５
を介してＣＰＵ１へ転送したりしている。
する画像処理装置は、図４に示すようにＣＰＵ１および
複数の画像処理部２〜４を専用バスとしてのＶＭＥ標準
データバス５により接続し、ＣＰＵ１および複数の画像
処理部２〜４の各間で制御信号や画像データをＶＭＥ標
準データバス５を介して転送している。つまり、ＣＰＵ
１が制御信号や画像データをＶＭＥ標準データバス５を
介して画像処理部２へ転送して処理させたり、画像処理
部２，３からＶＭＥ標準データバス５を介して画像処理
部３，４へそれぞれ画像データを転送して処理したり、
画像処理部２から画像データをＶＭＥ標準データバス５
を介してＣＰＵ１へ転送したりしている。
【０００３】ここに、コンピュータを用いて構成される
コンピュータ・システムでは、バスによるデータの受け
渡しを規格化しないと、他のシステムと接続したり、シ
ステムを拡張したりすることが困難になる。そこで、コ
ンピュータのメーカーが中心になってバスの規格化が図
られている。この規格化が図られたバスは専用バスと呼
ばれ、マルチバスやＶＭＥ標準データバスが知られてい
る。ＶＭＥ標準データバスは２系統のコネクタが設けら
れているが、そのうちの第１コネクタによりＣＰＵ１お
よび複数の画像処理部２〜４を接続して他の第２コネク
タを使用していない。
コンピュータ・システムでは、バスによるデータの受け
渡しを規格化しないと、他のシステムと接続したり、シ
ステムを拡張したりすることが困難になる。そこで、コ
ンピュータのメーカーが中心になってバスの規格化が図
られている。この規格化が図られたバスは専用バスと呼
ばれ、マルチバスやＶＭＥ標準データバスが知られてい
る。ＶＭＥ標準データバスは２系統のコネクタが設けら
れているが、そのうちの第１コネクタによりＣＰＵ１お
よび複数の画像処理部２〜４を接続して他の第２コネク
タを使用していない。
【０００４】
【発明が解決しようとする課題】上記画像処理装置で
は、ＣＰＵ１および複数の画像処理部２〜４を１系統の
ＶＭＥ標準データバス５で接続しているので、例えば、
画像処理部２からＶＭＥ標準データバス５を介して画像
処理部３へ画像データを転送しているときには、ＣＰＵ
１はＶＭＥ標準データバス５を介して画像処理部４を制
御することができなくて同時に１つの処理しか行うこと
ができず、全体の処理速度が遅い。
は、ＣＰＵ１および複数の画像処理部２〜４を１系統の
ＶＭＥ標準データバス５で接続しているので、例えば、
画像処理部２からＶＭＥ標準データバス５を介して画像
処理部３へ画像データを転送しているときには、ＣＰＵ
１はＶＭＥ標準データバス５を介して画像処理部４を制
御することができなくて同時に１つの処理しか行うこと
ができず、全体の処理速度が遅い。
【０００５】本発明は上記欠点を改善し、全体の処理速
度を速くすることができる画像処理装置を提供すること
を目的とする。
度を速くすることができる画像処理装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、図１に示すようにＣＰＵ６および複数の
画像処理部７の間で画像データをデータバス８を介して
転送し、所定の画像処理を行う画像処理装置において、
上記ＣＰＵ６および複数の画像処理部７にそれぞれ設け
られ上記ＣＰＵ６により制御されるバススイッチ部９，
１０と、これらのバススイッチ部９，１０を接続し画像
データを転送する画像データバス１１とを備えたもので
ある。
め、本発明は、図１に示すようにＣＰＵ６および複数の
画像処理部７の間で画像データをデータバス８を介して
転送し、所定の画像処理を行う画像処理装置において、
上記ＣＰＵ６および複数の画像処理部７にそれぞれ設け
られ上記ＣＰＵ６により制御されるバススイッチ部９，
１０と、これらのバススイッチ部９，１０を接続し画像
データを転送する画像データバス１１とを備えたもので
ある。
【０００７】
【作用】画像データがＣＰＵ６および複数の画像処理部
７の間でデータバス８を介して転送され、かつバススイ
ッチ部９，１０がＣＰＵ６により制御されて上記ＣＰＵ
６と複数の画像処理部７との間で画像データバス１１を
介して画像データが転送される。
７の間でデータバス８を介して転送され、かつバススイ
ッチ部９，１０がＣＰＵ６により制御されて上記ＣＰＵ
６と複数の画像処理部７との間で画像データバス１１を
介して画像データが転送される。
【０００８】
【実施例】図２は本発明の一実施例を示す。ＣＰＵ１２
はこの装置の全体を制御する。図２には示されていない
が、ＣＰＵ１２はマイクロコンピュータを用いて構成さ
れ、内部や画像処理部１３〜１５を制御する制御部と、
データを演算する演算部と、動作に必要なプログラム及
びデータを記憶しておくメモリ部とを有する。画像処理
部１３〜１５はコンピュータを用いて構成され、入力さ
れた画像データを各々目的に合わせて処理する。この画
像処理部１３〜１５はそれぞれレジスタ１６〜１８及び
メモリ１９〜２１を有し、さらに、内部の各部を制御す
る制御部と，データを演算する演算部とを有する。ＣＰ
Ｕ１２およびレジスタ１６〜１８はＶＭＥ標準データバ
ス２２の第１コネクタにより接続され、制御信号や画像
データ等を互いにＶＭＥ標準データバス２２を介して転
送する。画像処理部１３〜１５はレジスタ１６〜１８に
ＣＰＵ１２からのコントロール信号を一時的に記憶し、
ＣＰＵ１２からの別の信号によりそのコントロール信号
が有効になって該コントロール信号により制御される。
メモリ１９〜２１はそれぞれ画像処理部１３〜１５のデ
ータを記憶している。
はこの装置の全体を制御する。図２には示されていない
が、ＣＰＵ１２はマイクロコンピュータを用いて構成さ
れ、内部や画像処理部１３〜１５を制御する制御部と、
データを演算する演算部と、動作に必要なプログラム及
びデータを記憶しておくメモリ部とを有する。画像処理
部１３〜１５はコンピュータを用いて構成され、入力さ
れた画像データを各々目的に合わせて処理する。この画
像処理部１３〜１５はそれぞれレジスタ１６〜１８及び
メモリ１９〜２１を有し、さらに、内部の各部を制御す
る制御部と，データを演算する演算部とを有する。ＣＰ
Ｕ１２およびレジスタ１６〜１８はＶＭＥ標準データバ
ス２２の第１コネクタにより接続され、制御信号や画像
データ等を互いにＶＭＥ標準データバス２２を介して転
送する。画像処理部１３〜１５はレジスタ１６〜１８に
ＣＰＵ１２からのコントロール信号を一時的に記憶し、
ＣＰＵ１２からの別の信号によりそのコントロール信号
が有効になって該コントロール信号により制御される。
メモリ１９〜２１はそれぞれ画像処理部１３〜１５のデ
ータを記憶している。
【０００９】ＣＰＵ１２および複数の画像処理部１３〜
１５は２個づつのバススイッチ部２３〜３０が設けら
れ、バススイッチ部２３，２５，２７，２９が画像デー
タバス３１を介して互いに接続されてバススイッチ部２
４，２６，２８，３０が画像データバス３２を介して互
いに接続される。この画像データバス３１，３２とはＶ
ＭＥ標準データバス２２の第２コネクタを使用してい
る。バススイッチ部２３〜３０はそれぞれＣＰＵ１２お
よび画像処理部１３〜１５の各制御部によりオン／オフ
制御される。画像データバス３１，３２は画像処理に必
要な画像データのみを転送する画像データ転送専用バス
であり、ＣＰＵ１２からのコントロール信号の転送を行
わない。ＣＰＵ１２はＶＭＥ標準データバス２２の第１
コネクタによりレジスタ１６〜１８と接続されているの
で、バススイッチ部２３〜３０をオン／オフさせるため
の信号等もレジスタ１６〜１８へ転送する。画像データ
バス３１，３２は電源関係以外の信号線が用いられ、ア
ドレス線，データ線およびコントロール線が含まれてい
る。
１５は２個づつのバススイッチ部２３〜３０が設けら
れ、バススイッチ部２３，２５，２７，２９が画像デー
タバス３１を介して互いに接続されてバススイッチ部２
４，２６，２８，３０が画像データバス３２を介して互
いに接続される。この画像データバス３１，３２とはＶ
ＭＥ標準データバス２２の第２コネクタを使用してい
る。バススイッチ部２３〜３０はそれぞれＣＰＵ１２お
よび画像処理部１３〜１５の各制御部によりオン／オフ
制御される。画像データバス３１，３２は画像処理に必
要な画像データのみを転送する画像データ転送専用バス
であり、ＣＰＵ１２からのコントロール信号の転送を行
わない。ＣＰＵ１２はＶＭＥ標準データバス２２の第１
コネクタによりレジスタ１６〜１８と接続されているの
で、バススイッチ部２３〜３０をオン／オフさせるため
の信号等もレジスタ１６〜１８へ転送する。画像データ
バス３１，３２は電源関係以外の信号線が用いられ、ア
ドレス線，データ線およびコントロール線が含まれてい
る。
【００１０】なお、バススイッチ部２３〜３０はＣＰＵ
１２および画像処理部１３〜１５に２系統設けている
が、１系統にしてもよい。しかし、バススイッチ部２３
〜３０は標準サイズのコネクタのピン数により制限さ
れ、３系統以上設けることは一般的には無理である。
１２および画像処理部１３〜１５に２系統設けている
が、１系統にしてもよい。しかし、バススイッチ部２３
〜３０は標準サイズのコネクタのピン数により制限さ
れ、３系統以上設けることは一般的には無理である。
【００１１】図３はこの実施例の動作フローの一部を示
す。ＣＰＵ１２は、例えば、バススイッチ部２５をオン
させるようにＶＭＥ標準データバス２２を介してレジス
タ１６にフラグを立て、バススイッチ部２７をオンさせ
るようにＶＭＥ標準データバス２２を介してレジスタ１
７にフラグを立てる。画像処理部１３はバススイッチ部
２５をオンさせるようにレジスタ１６にフラグが立てら
れたことをみてバススイッチ部２５をオンさせ、画像処
理部１４はバススイッチ部２７をオンさせるようにレジ
スタ１７にフラグが立てられたことをみてバススイッチ
部２７をオンさせる。そして、ＣＰＵ１２は、画像処理
部１３から画像処理部１４へ画像データを転送するよう
にＶＭＥ標準データバス２２を介してレジスタ１６にフ
ラグを立てる。画像処理部１３は画像処理部１３から画
像処理部１４へ画像データを転送するようにレジスタ１
６にフラグが立てられたことをみてメモリ１９からメモ
リされている画像データをバススイッチ部２５，画像デ
ータバス３１，バススイッチ部２７を介してメモリ２０
へ転送する。
す。ＣＰＵ１２は、例えば、バススイッチ部２５をオン
させるようにＶＭＥ標準データバス２２を介してレジス
タ１６にフラグを立て、バススイッチ部２７をオンさせ
るようにＶＭＥ標準データバス２２を介してレジスタ１
７にフラグを立てる。画像処理部１３はバススイッチ部
２５をオンさせるようにレジスタ１６にフラグが立てら
れたことをみてバススイッチ部２５をオンさせ、画像処
理部１４はバススイッチ部２７をオンさせるようにレジ
スタ１７にフラグが立てられたことをみてバススイッチ
部２７をオンさせる。そして、ＣＰＵ１２は、画像処理
部１３から画像処理部１４へ画像データを転送するよう
にＶＭＥ標準データバス２２を介してレジスタ１６にフ
ラグを立てる。画像処理部１３は画像処理部１３から画
像処理部１４へ画像データを転送するようにレジスタ１
６にフラグが立てられたことをみてメモリ１９からメモ
リされている画像データをバススイッチ部２５，画像デ
ータバス３１，バススイッチ部２７を介してメモリ２０
へ転送する。
【００１２】この画像データ転送中に、ＣＰＵ１２は、
バススイッチ部３０をオンさせるようにＶＭＥ標準デー
タバス２２を介してレジスタ１８にフラグを立て、バス
スイッチ部２４をオンさせる。そして、ＣＰＵ１２は、
処理済の画像データを画像処理部１５内のメモリ３１か
らバススイッチ部３０，画像データバス３２，バススイ
ッチ部２４を介して読み込む。この画像データ読み込み
は上記メモリ１９からメモリ２０への画像データ転送と
並列な処理となって２つの処理を同時に行うことにな
り、この装置全体の処理速度が速くなる。
バススイッチ部３０をオンさせるようにＶＭＥ標準デー
タバス２２を介してレジスタ１８にフラグを立て、バス
スイッチ部２４をオンさせる。そして、ＣＰＵ１２は、
処理済の画像データを画像処理部１５内のメモリ３１か
らバススイッチ部３０，画像データバス３２，バススイ
ッチ部２４を介して読み込む。この画像データ読み込み
は上記メモリ１９からメモリ２０への画像データ転送と
並列な処理となって２つの処理を同時に行うことにな
り、この装置全体の処理速度が速くなる。
【００１３】また、同様に他の並列処理が行われ、例え
ばＣＰＵ１２からＶＭＥ標準データバス２２を介して画
像処理部１３へＣＰＵ１２による処理後の画像データを
転送しているときに、ＣＰＵ１２が画像処理部１４から
画像データバス３１を介して画像処理部１５へ画像デー
タを転送させる。
ばＣＰＵ１２からＶＭＥ標準データバス２２を介して画
像処理部１３へＣＰＵ１２による処理後の画像データを
転送しているときに、ＣＰＵ１２が画像処理部１４から
画像データバス３１を介して画像処理部１５へ画像デー
タを転送させる。
【００１４】
【発明の効果】以上のように本発明によれば、ＣＰＵお
よび複数の画像処理部の間で画像データをデータバスを
介して転送し、所定の画像処理を行う画像処理装置にお
いて、上記ＣＰＵおよび複数の画像処理部にそれぞれ設
けられ上記ＣＰＵにより制御されるバススイッチ部と、
これらのバススイッチ部を接続し画像データを転送する
画像データバスとを備えたので、画像データを転送でき
るバスが２系統になって画像データの転送中に別の処理
を行うことができ、全体の処理速度を速くすることがで
きる。
よび複数の画像処理部の間で画像データをデータバスを
介して転送し、所定の画像処理を行う画像処理装置にお
いて、上記ＣＰＵおよび複数の画像処理部にそれぞれ設
けられ上記ＣＰＵにより制御されるバススイッチ部と、
これらのバススイッチ部を接続し画像データを転送する
画像データバスとを備えたので、画像データを転送でき
るバスが２系統になって画像データの転送中に別の処理
を行うことができ、全体の処理速度を速くすることがで
きる。
【図１】本発明を示すブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】同実施例の動作フローの一部を示すフローチャ
ートである。
ートである。
【図４】従来の画像処理装置を示すブロック図である。
６ ＣＰＵ ７ 複数の画像処理部 ８ データバス ９，１０ バススイッチ部 １１ 画像データバス
Claims (1)
- 【特許請求の範囲】 【請求項１】ＣＰＵおよび複数の画像処理部の間で画像
データをデータバスを介して転送し、所定の画像処理を
行う画像処理装置において、 上記ＣＰＵおよび複数の画像処理部にそれぞれ設けられ
上記ＣＰＵにより制御されるバススイッチ部と、これら
のバススイッチ部を接続し画像データを転送する画像デ
ータバスとを備えたことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461691A JPH0512387A (ja) | 1991-07-04 | 1991-07-04 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461691A JPH0512387A (ja) | 1991-07-04 | 1991-07-04 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512387A true JPH0512387A (ja) | 1993-01-22 |
Family
ID=15796582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461691A Pending JPH0512387A (ja) | 1991-07-04 | 1991-07-04 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512387A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9019285B2 (en) | 2007-03-15 | 2015-04-28 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
-
1991
- 1991-07-04 JP JP16461691A patent/JPH0512387A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9019285B2 (en) | 2007-03-15 | 2015-04-28 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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